就像很多其他半導體器件一樣，高速模數轉換器（ADC）并不能始終像我們期望那樣完美運行。它們存在一些固有限制，使其偶爾會產生超出正常功能的罕見轉換錯誤。然而，像測試和測量設備等很多實際采樣系統不容許存在高ADC轉換誤碼率。因此，量化高速模數轉換誤碼率（CER）的頻率和幅度非常重要，這樣工程師才能設計出具有合適預期性能的系統。

　　高速或GSPS ADC（每秒千兆采樣ADC）相對稀疏出現的轉換錯誤不僅造成其難以檢測，而且還使測量過程非常耗時。該持續時間通常超出毫秒范圍，達到幾小時、幾天、幾周甚至是幾個月。為了幫助消減這一耗時測試負擔，我們可以在一定“置信度”的確定性情況下估算誤碼率，而仍然保持結果的質量。

　　比特誤碼率（BER）與轉換誤碼率（CER）

　　與串行或并行數字數據傳輸中比特誤碼率的數字等效值類似，轉換誤碼率是轉換錯誤數與樣本總數之比。但是，BER和CER之間有一些截然不同之處。數字數據流中的BER測試采用長偽隨機序列，該序列可于發送器中在傳輸兩端使用常用種子值來啟動。接收器預期將收到理想的傳輸。通過觀察接收數據與理想數據的差異，便可精確計算出BER。兩端之間偽隨機序列數據中的失配（基于種子值）即視為比特錯誤。

　　與CER不同，誤差測定不像純數字比較那么簡單。由于ADC轉換過程中始終具有小的非線性，另外還存在系統噪聲和抖動，因此并非總是能確定預期數據和實際數據之間的確切差異。相反，需要建立誤差閾值，用于確定轉換錯誤和具有容許預期噪聲的樣本之間的界限。這與數字BER不同，并不會對發送和接收的預期數據進行確切比較。相反，首先必須量化樣本的誤差幅度，然后再確定是轉換錯誤，還是在轉換器和系統的預期非線性范圍內。

　　ADC后端數字接口的誤碼率必須低于轉換器的內核CER，因此無法忽視。如果并非如此，那么數據輸出傳輸誤差將覆蓋CER并成為主要誤差來源。系統設計人員實際并不關心誤差來自ADC的哪一部分，但是，出于討論目的，我們將僅關注ADC轉換誤碼率。

　　亞穩態

　　高速ADC中造成轉換錯誤的一個常見原因是一種稱為亞穩態的現象。高速ADC在將模擬信號轉換為數字值的不同轉換級中往往會使用很多梯形比較器。如果比較器無法確定模擬輸入是高于還是低于其參考點時，就會產生可能導致出現錯誤代碼的亞穩態結果。當兩個比較器的輸入之差幅度非常小或為零時，就可能發生這種情況，此時無法進行正確比較。由于此錯誤值會沿著流水線傳播，因此ADC可能產生重大的轉換錯誤。

　　當差分模擬輸入為相對較大的正值或負值時，比較器可以快速計算出差值并給出明確決定。當差分值很小或為零時，比較器做出決定所需的持續時間會長很多。如果在此決定點之前比較器輸出鎖存，則將產生亞穩態結果。

　　圖1. 此基本梯形比較器設計給出了比較器決定點的轉換故障概率性點（亞穩態）。假設AIN = VA，中間的比較器可能無法在有限轉換時間內分辨穩定的輸出，導致位［1］和位［0］具有多個可能的錯誤組合。

　　幸運的是，有些設計方案可以減輕這個問題。首先，最顯而易見的方法是將比較器的不確定范圍設計地非常小，迫使比較器在可能的最大模擬輸入條件范圍內做出準確決定。不過，這可能造成電路功率和設計尺寸增加。

　　第二種方法是盡量延遲比較器采樣時間，給模擬輸入最長的時間建立至已知的比較器輸出值。不過，這種方法存在多個限制，因為延遲最長也只能持續到當前采樣時間結束，而后比較器必須繼續處理下一次采樣。

　　第三種方法是采用智能錯誤檢測和校正算法，該算法會對比較器在高速ADC轉換過程后續階段中引入的不確定性進行數字補償。當比較器未能在最大允許時間內做出決定時，邏輯可檢測到該缺失。然后，此信息可被附加到相關樣本上，以便未來進行內部調整。識別出此警報時，可使用后處理步驟在樣本從轉換器輸出前糾正該錯誤。這可以從圖2中的AD9625看出，它是ADI公司的一款12位、2.5 GSPS ADC。

圖2. 可在AD9625的模數轉換過程內識別比較器的不確定性。可在后續步驟中執行校正命令以校正樣本，然后再從轉換器輸出。