隨著使用多模數(shù)轉(zhuǎn)換器(ADC)的高速信號(hào)采集應(yīng)用的復(fù)雜性提高，每個(gè)轉(zhuǎn)換器互補(bǔ)時(shí)鐘解決方案將決定動(dòng)態(tài)范圍和系統(tǒng)的潛在能力。隨著新興每秒一千兆樣本(GSPS) ADC的采樣速率和輸入帶寬提高，系統(tǒng)的分布式采樣時(shí)鐘的能力和性能變得至關(guān)重要。以高頻測(cè)量為目標(biāo)的系統(tǒng)解決方案，例如電氣測(cè)量儀器儀表和多轉(zhuǎn)換器陣列應(yīng)用，將需要尖端的時(shí)鐘解決方案。

選擇專門的輔助時(shí)鐘解決方案對(duì)防止ADC動(dòng)態(tài)范圍受限非常重要。根據(jù)目標(biāo)輸入帶寬和頻率，時(shí)鐘抖動(dòng)可能會(huì)反過來限制ADC的性能。轉(zhuǎn)換器的高速JESD204B串行接口的低抖動(dòng)和相位噪聲、分配鏈路和對(duì)齊能力都是對(duì)優(yōu)化系統(tǒng)性能極其重要的時(shí)鐘屬性。

支持帶JESD204B輸出ADC的多通道低抖動(dòng)GHz時(shí)鐘解決方案繼續(xù)在業(yè)內(nèi)激增。設(shè)計(jì)工程師問我們?cè)撊绾螢槠銰SPS ADC選擇合適的時(shí)鐘解決方案。下面就是答案和對(duì)與將時(shí)鐘解決方案與特殊ADC配對(duì)產(chǎn)生的技術(shù)影響相關(guān)的部分常見討論的分析。

第2或第3奈奎斯特頻率區(qū)域?qū)拵SPS ADC使用高輸入頻率需要較低的抖動(dòng)和高速時(shí)鐘。時(shí)鐘抖動(dòng)對(duì)ADC性能有什么影響？

由于采用GSPS ADC和直接RF采樣的系統(tǒng)中使用高頻率輸入信號(hào)，因此時(shí)鐘抖動(dòng)對(duì)系統(tǒng)性能的影響越來越大。固定量的時(shí)鐘抖動(dòng)可能不會(huì)對(duì)具有低頻輸入的系統(tǒng)性能產(chǎn)生限制。隨著ADC輸入頻率提高，相同固定量的時(shí)鐘抖動(dòng)會(huì)對(duì)系統(tǒng)的信噪比(SNR)產(chǎn)生影響。ADC的SNR定義為信號(hào)功率或噪聲與輸入ADC的總非信號(hào)功率的對(duì)數(shù)比。

在較高頻率下對(duì)快速上升時(shí)間信號(hào)進(jìn)行采樣時(shí)，具有已知量時(shí)鐘抖動(dòng)的ADC采樣時(shí)刻將產(chǎn)生更大或更模糊的采樣電壓增量(dV)。這是因?yàn)椋哳l信號(hào)的壓擺率比低頻信號(hào)大。圖1所示為這種關(guān)系的一個(gè)示例：

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圖1

ADC時(shí)鐘出現(xiàn)固定量的時(shí)鐘抖動(dòng)(dt)后，更高頻率的輸入信號(hào)將具有一個(gè)更大的采樣電壓誤差dV，此誤差與更低頻率的輸入信號(hào)相關(guān)聯(lián)。這會(huì)對(duì)ADC的動(dòng)態(tài)范圍能力產(chǎn)生直接影響。

峰峰值和rms (均方根即平方)抖動(dòng)之間的區(qū)別是什么？

時(shí)鐘信號(hào)有兩類抖動(dòng)會(huì)直接影響ADC的性能：隨機(jī)抖動(dòng)(RJ)和確定性抖動(dòng)(DJ)。確定性抖動(dòng)源自一個(gè)可識(shí)別的干擾信號(hào)，其幅度大小是有界的。它由所有其他無用信號(hào)特性產(chǎn)生，這些特性包括串?dāng)_、電磁干擾(EMI)輻射、電源噪聲以及同步開關(guān)等周期性調(diào)制。確定性抖動(dòng)在時(shí)鐘信號(hào)上將表現(xiàn)為雜散信號(hào)。這些無用信號(hào)還會(huì)在ADC產(chǎn)生的數(shù)字頻譜上表現(xiàn)為雜散信號(hào)。

隨機(jī)抖動(dòng)的大小沒有界，而且是高斯抖動(dòng)。它可由較不可預(yù)測(cè)的影響產(chǎn)生，例如溫度和小型半導(dǎo)體工藝變化。如果ADC采樣時(shí)鐘上存在足夠的隨機(jī)抖動(dòng)，則可能提高數(shù)據(jù)轉(zhuǎn)換器上的噪聲頻譜密度(NSD)。將每個(gè)RJ和DJ均方根的大小(RSS)相加便可以確定全部抖動(dòng)對(duì)ADC采樣時(shí)鐘的影響。

典型時(shí)鐘信號(hào)上的隨機(jī)抖動(dòng)大小直方圖應(yīng)為完全正常的高斯分布。抖動(dòng)的任何附加確定性分量都將產(chǎn)生雙峰分布。通過進(jìn)行大量時(shí)序測(cè)量并確定最小和最大的抖動(dòng)偏差，可測(cè)量峰峰值抖動(dòng)。隨著更多測(cè)量的進(jìn)行，最小和最大抖動(dòng)將最終繼續(xù)擴(kuò)大絕對(duì)峰峰值。有效的測(cè)量必須是固定的時(shí)間和測(cè)量樣本數(shù)量。因此，絕對(duì)峰峰抖動(dòng)值并不是特別有用，除非是基于標(biāo)準(zhǔn)偏差已知的高斯分布。

均方根抖動(dòng)是高斯曲線內(nèi)一個(gè)標(biāo)準(zhǔn)偏差的值。即使被測(cè)樣本大小增加，該值也幾乎不會(huì)變化。這也意味著，均方根抖動(dòng)值比峰峰抖動(dòng)值更有意義，并且更易測(cè)量。要使均方根抖動(dòng)的大小有意義，總抖動(dòng)必須是高斯分布。變形的高斯分布圖表示存在確定性抖動(dòng)分量。如果可能，應(yīng)識(shí)別出確定性抖動(dòng)分量的根本原因并將其緩和或消除。

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圖2

盡管一個(gè)理想時(shí)鐘信號(hào)的所有功率均應(yīng)在單個(gè)頻點(diǎn)內(nèi)，但實(shí)際的時(shí)鐘解決方案會(huì)有一些“相位噪聲波裙”大小。只有隨機(jī)抖動(dòng)的時(shí)鐘信號(hào)將形成高斯分布。任何確定性抖動(dòng)都將使理想的高斯分布圖變形。曲線上任意點(diǎn)的相位噪聲功率可從F0處的峰值到F0 + Fm處的目標(biāo)頻點(diǎn)測(cè)得。

ADC的輸入時(shí)鐘抖動(dòng)將如何降低SNR和NSD的性能？

ADC的NSD是轉(zhuǎn)換器的主要性能指標(biāo)之一。NSD定義單位帶寬條件下的整個(gè)噪聲功率(在相應(yīng)ADC采樣頻率(fS)采樣)。NSD是ADC的滿量程信噪比(SNRFS)與任意時(shí)鐘抖動(dòng)下降和噪聲分布于頻譜的奈奎斯特帶寬(fS/2)的函數(shù)。任意采樣時(shí)間誤差都將導(dǎo)致噪聲信號(hào)功率的某些部分下降。

隨著時(shí)鐘抖動(dòng)增加，目標(biāo)采樣信號(hào)功率的某些部分將以快速傅里葉變換(FFT)散布到其分立頻點(diǎn)外，隨后將變?yōu)樵肼暪β实囊徊糠帧＿@是因?yàn)闀r(shí)鐘信號(hào)相位噪聲附近的信號(hào)的采樣時(shí)間不理想。圖2顯示了相位噪聲“波裙”如何從頻域中的理想目標(biāo)信號(hào)泄放功率的直觀示例。

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圖3

以1 GSPS工作的ADC的理想NSD性能受rms編碼時(shí)鐘抖動(dòng)限制。時(shí)鐘的均方根抖動(dòng)可能會(huì)限制ADC在更高輸入頻率下的動(dòng)態(tài)范圍。

要得到ADC的總SNR下降值，應(yīng)計(jì)算抖動(dòng)噪聲功率和ADC在目標(biāo)信號(hào)頻率下的標(biāo)準(zhǔn)SNR的和的平方根。當(dāng)ADC采樣時(shí)鐘抖動(dòng)足夠低時(shí)，SNRadc = SNR下降，因?yàn)檗D(zhuǎn)換器的內(nèi)部孔徑抖動(dòng)和非線性將限制其SNR。相反地，抖動(dòng)逐漸增大的采樣時(shí)鐘將最終變成ADC SNR性能的限制因素。這會(huì)越來越明顯，因?yàn)槟繕?biāo)信號(hào)的頻率更高。所有可實(shí)現(xiàn)ADC的輸出噪聲受SNR性能限制。隨著輸入電平增大或減小，抖動(dòng)噪聲分量將相應(yīng)地變化。

ADC的NSD可通過將ADC的滿量程輸入功率減去噪聲功率的SNR下降值計(jì)算出，SNR下降值是奈奎斯特頻率的函數(shù)。通過下式可得出此值。

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圖4

此圖顯示了一個(gè)14位寬帶轉(zhuǎn)換器，該轉(zhuǎn)換器在低模擬輸入頻率(<100 MHz)下被內(nèi)部ADC量化和線性限制為–155 dBFS/Hz NSD，無論外部均方根時(shí)鐘抖動(dòng)是否達(dá)到200 fs。這種情況下，系統(tǒng)時(shí)鐘抖動(dòng)將根據(jù)其均方根幅度確定高模擬輸入頻率(>100 MHz)下的NSD性能。

例如，圖4顯示了寬輸入帶寬具有多種時(shí)鐘抖動(dòng)的14位1 GSPS ADC的NSD影響。對(duì)10 MHz至100 MHz的信號(hào)進(jìn)行采樣時(shí)，即使200 fs的極高時(shí)鐘抖動(dòng)也不會(huì)明顯削弱ADC的NSD性能(–155 dBFS/Hz)。但是，對(duì)1 GHz或2 GHz的輸入信號(hào)進(jìn)行采樣時(shí)，與低rms時(shí)鐘抖動(dòng)相比，該時(shí)鐘的200 fs 均方根抖動(dòng)將明顯限制ADC性能。對(duì)2 GHz信號(hào)進(jìn)行采樣時(shí)，200 fs的均方根抖動(dòng)將導(dǎo)致與目標(biāo)信號(hào)功率相關(guān)的ADC噪聲增大12 dB (與50 fs的均方根時(shí)鐘抖動(dòng)相比)。

部分GSPS ADC可使快速輸入時(shí)鐘倍數(shù)在ADC內(nèi)部分割，以得出實(shí)際的采樣時(shí)鐘。在這種情況下對(duì)ADC使用更高速率的采樣時(shí)鐘的優(yōu)勢(shì)和劣勢(shì)是什么？

與僅允許一個(gè)選項(xiàng)以1×實(shí)際采樣速率輸入時(shí)鐘頻率不同，部分ADC允許使用更高倍率的時(shí)鐘速率，例如2×、4×或8×采樣速率。然后可對(duì)ADC進(jìn)行配置，將更高頻率的時(shí)鐘從內(nèi)部分割為將模擬信號(hào)采樣到ADC的更低時(shí)鐘倍率。此類配置有幾個(gè)優(yōu)點(diǎn)。

第一個(gè)優(yōu)點(diǎn)就是系統(tǒng)板現(xiàn)可使用相同的硬件和時(shí)鐘解決方案應(yīng)付多個(gè)采樣速率。在這種情況下，使用較快或較慢采樣速率只需要略微更改ADC的軟件寄存器即可。例如，以最高時(shí)鐘速率使用ADC的電氣測(cè)試和測(cè)量解決方案，如數(shù)字采樣示波器，現(xiàn)在只需觸摸GUI按鈕，就能為最終用戶提供多種采樣速率選項(xiàng)。如此，還可對(duì)僅存在軟件版本差異的相同電路板進(jìn)行市場(chǎng)細(xì)分。提供此特性的兩種ADC為AD9680和AD9234，即分別具有14位和12位分辨率的1 GSPS轉(zhuǎn)換器。

第二個(gè)優(yōu)點(diǎn)是，與使用更低的1×采樣速率相比，使用更高時(shí)鐘頻率的ADC性能更高。更高頻率的時(shí)鐘提供更快的信號(hào)壓擺率，因此本身具有更精確的邊沿和更低的抖動(dòng)。如前所述，假設(shè)ADC抖動(dòng)不是限制性能的因素，則更低抖動(dòng)的時(shí)鐘本身可實(shí)現(xiàn)更低的NSD和更高的SNR。

第三個(gè)優(yōu)點(diǎn)是，可消除計(jì)時(shí)裝置和板上走線的一個(gè)附加時(shí)鐘頻率。這使得系統(tǒng)能夠以更小的時(shí)鐘信號(hào)倍數(shù)工作，并且降低了整體計(jì)時(shí)復(fù)雜性。RF時(shí)鐘信號(hào)可能被用作允許較慢采樣時(shí)鐘使用內(nèi)部分割功能的部分ADC的輸入。

這種采樣配置的一個(gè)潛在難題是需要確定能夠在增大的頻率倍數(shù)下實(shí)現(xiàn)低抖動(dòng)的實(shí)際計(jì)時(shí)裝置。由于具有更高頻率、性能和通道數(shù)的時(shí)鐘解決方案已經(jīng)發(fā)布并應(yīng)用于系統(tǒng)板，此難題在某種程度上已經(jīng)緩和。但是，對(duì)更高采樣速率轉(zhuǎn)換器和復(fù)雜配套時(shí)鐘裝置的無止境需求依然沒有減少。

我該如何從時(shí)鐘裝置獲取頻域相位噪聲曲線并確定特定ADC采樣時(shí)鐘頻率的時(shí)域均方根抖動(dòng)？

盡管這兩者描述了同樣的現(xiàn)象，但將時(shí)鐘的相位噪聲與特定抖動(dòng)值相關(guān)聯(lián)可能有點(diǎn)違反常理。雖然這兩者相關(guān)聯(lián)，但工程師需要跨越頻域和時(shí)域鴻溝才能進(jìn)行對(duì)應(yīng)。相位噪聲曲線在頻域中繪制，而時(shí)鐘信號(hào)的均方根抖動(dòng)分量反映為時(shí)域值。

時(shí)域中的乘法類似于頻域中的卷積。時(shí)鐘上的任意相位噪聲波裙或相位調(diào)制雜散噪聲將卷積為數(shù)字信號(hào)提供給ADC。耦合至采樣輸出的時(shí)鐘上的噪聲卷積的水平或大小如下式所示。

圖5中的頻域顯示了時(shí)鐘信號(hào)的一個(gè)相位噪聲曲線示例。X軸顯示了相對(duì)于載波的頻率偏移，此例中為983 MHz的時(shí)鐘。Y軸是以dBc/Hz表示的相位噪聲密度(與單位為赫茲的載波功率相關(guān)的dB功率)。從此曲線應(yīng)該能夠清楚看出，以時(shí)鐘上的頻率進(jìn)一步觀察相位噪聲時(shí)，將會(huì)創(chuàng)建相關(guān)噪底并減小逐漸增大的累積相位噪聲的幅度。

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圖5

此曲線顯示了與頻率為983 MHz的載波時(shí)鐘上的頻率偏移交叉的相位噪聲，其單位為dBc/Hz。通過此信息可推算出時(shí)鐘抖動(dòng)。

時(shí)鐘信號(hào)的均方根抖動(dòng)可通過相位噪聲曲線計(jì)算出，方法是將曲線下方的區(qū)域以每十倍頻程分段的方式積分。盡管現(xiàn)在有在線計(jì)算工具可從相位噪聲計(jì)算出抖動(dòng)，但使用幾個(gè)數(shù)學(xué)公式也可做到這一點(diǎn)。

通過將每個(gè)1 Hz偏移點(diǎn)相加來嘗試計(jì)算準(zhǔn)確的抖動(dòng)不太實(shí)用。因此，通過以端點(diǎn)之間的dB/十倍頻程值得到每個(gè)十倍頻程各自的相位噪聲斜率，可得出非常接近的均方根抖動(dòng)。理想情況下，寬帶相位噪聲會(huì)綜合為一個(gè)較大的偏移，該偏移等于采樣頻率。但是，要確保實(shí)例計(jì)算有界，我們可以在典型有線應(yīng)用中計(jì)算均方根抖動(dòng)。我們來看看圖6中的相位噪聲曲線，計(jì)算983 MHz載波的10 kHz到20 MHz偏移內(nèi)的抖動(dòng)。

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圖6

可將從圖5中得出的相位噪聲十倍頻程分段曲線細(xì)分為三個(gè)分段，以計(jì)算983 MHz頻率載波的10 kHz到20 MHz偏移之間的均方根抖動(dòng)。

總均方根抖動(dòng)是兩個(gè)目標(biāo)頻點(diǎn)之間的曲線下方區(qū)域的和。這種情況下，估計(jì)區(qū)域顯示在標(biāo)記為A、B和C的三個(gè)分段中。每個(gè)分段端點(diǎn)之間的相位噪聲曲線斜率可輕松估計(jì)出，隨后將用于進(jìn)行計(jì)算。整個(gè)相位噪聲頻譜L(f)上的周期抖動(dòng)JPER之間的關(guān)系如下所示：

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然后便可使用圖6曲線的每個(gè)分段的值計(jì)算出均方根抖動(dòng)，其中
fc = 983 MHz：
A: a = –3.44 dB/十倍頻程，起始頻率為f = 10 kHz、b = –116.91 dBc/Hz
B: a = –9.75 dB/十倍頻程，起始頻率為f = 100 kHz、b = –120.35 dBc/Hz
C: a = –18.58 dB/十倍頻程，起始頻率為f = 1 MHz、b = –130.1 dBc/Hz
RMS JPER = 151 fs

最新的GSPS ADC使用JESD204B串行輸出代替LVDS輸出的多路復(fù)用器組。時(shí)鐘解決方案還能如何使用JESD204B將系統(tǒng)內(nèi)的多個(gè)ADC對(duì)齊到單個(gè)樣本？

多通道低抖動(dòng)GHZ時(shí)鐘解決方案可將系統(tǒng)基準(zhǔn)時(shí)序信號(hào)與稱為SYSREF的信號(hào)在JESD204B規(guī)格內(nèi)定義的相應(yīng)時(shí)鐘輸出配對(duì)。SYSREF信號(hào)是系統(tǒng)內(nèi)使用的JESD204B鏈路的絕對(duì)時(shí)序基準(zhǔn)信號(hào)。多個(gè)儀器、傳感器陣列和雷達(dá)系統(tǒng)都需要將多個(gè)同步ADC (2、4、8、16 … 100s)的時(shí)間對(duì)齊到盡可能少的樣本范圍內(nèi)。對(duì)于此類應(yīng)用，時(shí)鐘解決方案的時(shí)序靈活性對(duì)去偏斜和對(duì)齊SYSREF信號(hào)到每個(gè)相應(yīng)的ADC時(shí)鐘非常重要。

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圖7

多時(shí)鐘輸出配對(duì)在與彼此相關(guān)的相位及其關(guān)聯(lián)的輔助SYSREF信號(hào)中可能會(huì)偏斜。粗調(diào)和精調(diào)時(shí)序可使時(shí)鐘和SYSREF在一系列ADC中同步。

具有16個(gè)ADC的系統(tǒng)可能需要四個(gè)獨(dú)立的采集板，每塊板使用四個(gè)ADC，并且通過電氣背板直接連接在一起。根據(jù)其相對(duì)于彼此的空間位置和走線之間的交點(diǎn)，每個(gè)ADC可在不同的時(shí)間看到關(guān)聯(lián)的采樣時(shí)鐘邊沿時(shí)刻。

在某些情況下，時(shí)鐘和關(guān)聯(lián)SYSREF需要對(duì)齊到各ADC的同一時(shí)間點(diǎn)。在其他系統(tǒng)中，時(shí)鐘相位需要刻意不對(duì)齊，以考慮一系列ADC之間的輸入信號(hào)相位差異。對(duì)于兩個(gè)或四個(gè)ADC的交叉，時(shí)鐘可能需要顛倒或針對(duì)特定90°增量調(diào)整相位。無論如何，JESD204B時(shí)鐘解決方案均可在每個(gè)ADC時(shí)鐘和SYSREF配對(duì)之間提供獨(dú)立的偏斜能力，以發(fā)揮采集系統(tǒng)的作用。

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圖8

對(duì)于JESD204B ADC和DAC，新的時(shí)鐘芯片解決方案能夠?qū)⒍鄠€(gè)輸出對(duì)齊到一個(gè)單次或周期性SYSREF信號(hào)。此功能可消除由ADC采集時(shí)間和時(shí)鐘源之間的空間時(shí)鐘路由延遲產(chǎn)生的傳播時(shí)間差異。

GSPS ADC提供哪些時(shí)鐘解決方案？

GHz時(shí)鐘解決方案的相位噪聲或時(shí)域抖動(dòng)是為GSPS ADC選擇時(shí)鐘源時(shí)考慮的主要性能因素。對(duì)于需要大量ADC的采集系統(tǒng)，最佳的時(shí)鐘解決方案還需要提供大量輸出通道以實(shí)現(xiàn)其各自的編碼速率。一個(gè)次要性能因素是在JESD204B鏈路內(nèi)使用系統(tǒng)基準(zhǔn)參數(shù)時(shí)的同步能力，此能力可進(jìn)一步增強(qiáng)時(shí)鐘系統(tǒng)的各項(xiàng)功能。

AD9525提供七個(gè)均方根抖動(dòng)僅為50 fs的3.3 GHz輸出時(shí)鐘配對(duì)，以及在JESD204B接口的框架內(nèi)部可用作SYSREF專用同步輸出。AD9528不僅提供七個(gè)1 GHz輸出時(shí)鐘配對(duì)，而且提供輔助SYSREF信號(hào)，這些信號(hào)的每個(gè)時(shí)鐘配對(duì)均可去偏斜，以在單個(gè)采樣對(duì)齊脈沖內(nèi)對(duì)齊相應(yīng)的ADC。HMC7044是一款高性能的3 GHz14輸出抖動(dòng)衰減器，附帶JESD204B SYSREF支持。

結(jié)論
最新高帶寬和寬帶ADC的編碼時(shí)鐘相位噪聲和抖動(dòng)的幅度需要逐漸減小。盡管可選用許多時(shí)鐘解決方案與這些高頻ADC一同使用，但那些目標(biāo)帶寬具有極低相位噪聲并且能夠同步許多ADC的解決方案才是最佳的解決方案。

典型時(shí)鐘解決方案的相位噪聲曲線可轉(zhuǎn)換成時(shí)域，以確定均方根抖動(dòng)和對(duì)ADC動(dòng)態(tài)范圍的潛在影響。高級(jí)時(shí)鐘解決方案的另一個(gè)優(yōu)點(diǎn)具有能夠在JESD204B框架內(nèi)對(duì)時(shí)鐘信號(hào)配對(duì)去偏斜的獨(dú)特SYSREF。為GSPS ADC選擇的關(guān)鍵輔助時(shí)鐘元件可能會(huì)維持或降低ADC的性能，具體取決于目標(biāo)采集信號(hào)頻率。

參考文獻(xiàn)
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