分離模擬和數(shù)字接地層

在使用大量數(shù)字電路的混合信號(hào)系統(tǒng)中，最好在物理上分離敏感的模擬元件與多噪聲的數(shù)字元件。另外針對(duì)模擬和數(shù)字電路使用分離的接地層也很有利。避免重疊可以將兩者間的容性耦合降至最低。分離的模擬和數(shù)字接地層通過母板接地層或“接地網(wǎng)”（由連接器接地引腳間的一連串有線互連構(gòu)成），在背板上繼續(xù)延伸。如圖4所示，兩層一直保持分離，直至回到共同的系統(tǒng)“星型”接地，一般位于電源。接地層、電源和“星型”接地間的連接應(yīng)由多個(gè)總線條或?qū)掋~織帶構(gòu)成，以便獲得最小的電阻和電感。每個(gè)PCB上插入背對(duì)背肖特基二極管，以防止插拔卡時(shí)兩個(gè)接地系統(tǒng)間產(chǎn)生意外直流電壓。此電壓應(yīng)小于300 mV，以免損壞同時(shí)與模擬和數(shù)字接地層相連的IC。推薦使用肖特基二極管，它具有低電容和低正向壓降。低電容可防止模擬與數(shù)字接地層間發(fā)生交流耦合。肖特基二極管在約300 mV時(shí)開始導(dǎo)電，如果預(yù)期有高電流，可能需要數(shù)個(gè)并聯(lián)的二極管。某些情況下，鐵氧體磁珠可替代肖特基二極管，但會(huì)引入直流接地環(huán)路，在高精度系統(tǒng)中會(huì)很麻煩。

圖4：分離模擬和數(shù)字接地層

接地層阻抗必須盡可能低，直至回到系統(tǒng)星型接地。兩個(gè)接地層間高于300 mV的直流或交流電壓不僅會(huì)損壞IC，還會(huì)導(dǎo)致邏輯門的誤觸發(fā)以及可能的閉鎖。

具有低數(shù)字電流的接地和去耦混合信號(hào)IC

敏感的模擬元件，例如放大器和基準(zhǔn)電壓源，必須參考和去耦至模擬接地層。具有低數(shù)字電流的ADC和DAC（和其他混合信號(hào)IC）一般應(yīng)視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因?yàn)?a target="_blank">轉(zhuǎn)換器具有模擬和數(shù)字接口，且通常有指定為模擬接地（AGND）和數(shù)字接地（DGND）的引腳。圖5中的圖示有助于解釋這一表面困境。

圖5：具有低內(nèi)部數(shù)字電流的混合信號(hào)IC的正確接地

同時(shí)具有模擬和數(shù)字電路的IC（例如ADC或DAC）內(nèi)部，接地通常保持獨(dú)立，以免將數(shù)字信號(hào)耦合至模擬電路內(nèi)。圖5顯示了一個(gè)簡(jiǎn)單的轉(zhuǎn)換器模型。將芯片焊盤連接到封裝引腳難免產(chǎn)生線焊電感和電阻，IC設(shè)計(jì)人員對(duì)此是無能為力的，心中清楚即可。快速變化的數(shù)字電流在B點(diǎn)產(chǎn)生電壓，且必然會(huì)通過雜散電容CSTRAY耦合至模擬電路的A點(diǎn)。此外，IC封裝每個(gè)引腳間約有0.2 pF的雜散電容，同樣無法避免！IC設(shè)計(jì)人員的任務(wù)是排除此影響讓芯片正常工作。不過，為了防止進(jìn)一步耦合，AGND和DGND應(yīng)通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內(nèi)的任何額外阻抗將在B點(diǎn)產(chǎn)生更多數(shù)字噪聲；繼而使更多數(shù)字噪聲通過雜散電容耦合至模擬電路。請(qǐng)注意，將DGND連接到數(shù)字接地層會(huì)在AGND和DGND引腳兩端施加VNOISE，帶來嚴(yán)重問題！

IC上的“DGND”名稱表示此引腳連接到IC的數(shù)字地，但并不意味著此引腳必須連接到系統(tǒng)的數(shù)字地。

這種安排確實(shí)可能給模擬接地層注入少量數(shù)字噪聲。但這些電流非常小，只要確保轉(zhuǎn)換器輸出不會(huì)驅(qū)動(dòng)較大扇出（通常不會(huì)如此設(shè)計(jì)）就能降至最低。將轉(zhuǎn)換器數(shù)字端口上的扇出降至最低，還能讓轉(zhuǎn)換器邏輯轉(zhuǎn)換少受振鈴影響，盡可能減少數(shù)字開關(guān)電流，從而降低耦合至轉(zhuǎn)換器模擬端口的可能。通過插入小型有損鐵氧體磁珠，如圖5所示，邏輯電源引腳（VD）可進(jìn)一步與模擬電源隔離。轉(zhuǎn)換器的內(nèi)部瞬態(tài)數(shù)字電流將在小環(huán)路內(nèi)流動(dòng)，從VD經(jīng)去耦電容到達(dá)DGND（此路徑用圖中粗實(shí)線表示）。因此瞬態(tài)數(shù)字電流不會(huì)出現(xiàn)在外部模擬接地層上，而是局限于環(huán)路內(nèi)。VD引腳去耦電容應(yīng)盡可能靠近轉(zhuǎn)換器安裝，以便將寄生電感降至最低。這些去耦電容應(yīng)為低電感陶瓷型，通常介于0.01 μF和0.1 μF之間。

小心對(duì)待ADC數(shù)字輸出

將緩沖寄存器放置在轉(zhuǎn)換器旁（如圖5所示）不失為好辦法，可將轉(zhuǎn)換器數(shù)字線路與數(shù)據(jù)總線上的噪聲隔離開。寄存器也有助于將轉(zhuǎn)換器數(shù)字輸出上的負(fù)載降至最低，同時(shí)提供數(shù)字輸出與數(shù)據(jù)總線間的法拉第屏蔽。盡管許多轉(zhuǎn)換器具有三態(tài)輸出/輸入，但此隔離寄存器依然代表著一種良好的設(shè)計(jì)方式。某些情況下，可能需要在模擬接地層上緊靠轉(zhuǎn)換器輸出添加額外的緩沖寄存器，以提供更好的隔離。

ADC輸出與緩沖寄存器輸入間的串聯(lián)電阻（圖5中標(biāo)示為“R”）有助于將數(shù)字瞬態(tài)電流降至最低，這些電流可能影響轉(zhuǎn)換器性能。電阻可將數(shù)字輸出驅(qū)動(dòng)器與緩沖寄存器輸入的電容隔離開。此外，由串聯(lián)電阻和緩沖寄存器輸入電容構(gòu)成的RC網(wǎng)絡(luò)用作低通濾波器，以減緩快速邊沿。典型CMOS柵極與PCB走線和通孔結(jié)合在一起，將產(chǎn)生約10 pF的負(fù)載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產(chǎn)生10 mA的動(dòng)態(tài)電流：

驅(qū)動(dòng)10 pF的寄存器輸入電容時(shí)，500 Ω串聯(lián)電阻可將此輸出電流降至最低，并產(chǎn)生約11 ns的上升和下降時(shí)間：

TTL寄存器具有較高輸入電容，可略微增加動(dòng)態(tài)開關(guān)電流，應(yīng)避免使用。

緩沖寄存器和其他數(shù)字電路應(yīng)接地并去耦至PC板的數(shù)字接地層。請(qǐng)注意，模擬與數(shù)字接地層間的任何噪聲均可降低轉(zhuǎn)換器數(shù)字接口上的噪聲裕量。由于數(shù)字噪聲抗擾度在數(shù)百或數(shù)千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數(shù)字接地層上的噪聲（相對(duì)于模擬接地層）超過數(shù)百毫伏，則應(yīng)采取措施減小數(shù)字接地層阻抗，從而將數(shù)字噪聲裕量保持在可接受的水平。任何情況下，兩個(gè)接地層之間的電壓不得超過300 mV，否則IC可能受損。

另外最好分離模擬與數(shù)字電路的電源，即使兩者電壓相同。模擬電源應(yīng)當(dāng)用于為轉(zhuǎn)換器供電。如果轉(zhuǎn)換器具有指定的數(shù)字電源引腳（VD），應(yīng)采用獨(dú)立模擬電源供電，或者如圖所示進(jìn)行濾波。所有轉(zhuǎn)換器電源引腳應(yīng)去耦至模擬接地層，所有邏輯電路電源引腳應(yīng)去耦至數(shù)字接地層，如圖6所示。

圖6：接地和去耦點(diǎn)

某些情況下，不可能將VD連接到模擬電源。一些較新的高速IC可能采用+5 V電源為模擬電路供電，而采用+3 V電源為數(shù)字接口供電，以便與3 V邏輯接口。這種情況下，IC的+3 V引腳應(yīng)直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯(lián)，以便將引腳連接到+3 V數(shù)字邏輯電源。

采樣時(shí)鐘產(chǎn)生電路應(yīng)與模擬電路同樣對(duì)待，也接地并深度去耦至模擬接地層。采樣時(shí)鐘上的相位噪聲會(huì)降低系統(tǒng)SNR，下文將予以討論。

采樣時(shí)鐘考量

在高性能采樣數(shù)據(jù)系統(tǒng)中，應(yīng)使用低相位噪聲振蕩器產(chǎn)生ADC（或DAC）采樣時(shí)鐘，因?yàn)椴蓸訒r(shí)鐘抖動(dòng)會(huì)調(diào)制模擬輸入/輸出信號(hào)，并提高噪聲和失真底。采樣時(shí)鐘發(fā)生器應(yīng)與高噪聲數(shù)字電路隔離開，同時(shí)接地并去耦至模擬接地層，與處理運(yùn)算放大器和ADC一樣。

采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比的（SNR）影響可用以下公式近似計(jì)算：

其中SNR是完美無限分辨率ADC的SNR，此時(shí)唯一的噪聲源來自均方根采樣時(shí)鐘抖動(dòng)tj。注意，以上公式中的f是模擬輸入頻率。通過簡(jiǎn)單示例可知，如果tj = 50 ps rms，f = 100 kHz，則SNR = 90 dB，相當(dāng)于約15位的動(dòng)態(tài)范圍。時(shí)鐘抖動(dòng)對(duì)SNR的這一影響在教程MT-007中有詳細(xì)論述。

應(yīng)注意，以上示例中的tj是外部時(shí)鐘抖動(dòng)和內(nèi)部ADC時(shí)鐘抖動(dòng)（稱為孔徑抖動(dòng)）的方和根（rss）值。不過，在大多數(shù)高性能ADC中，內(nèi)部孔徑抖動(dòng)與采樣時(shí)鐘上的抖動(dòng)相比可以忽略。

理想情況下，采樣時(shí)鐘振蕩器應(yīng)參考分離接地系統(tǒng)中的模擬接地層。不過由于系統(tǒng)限制，此方法未必可行。許多情況下，采樣時(shí)鐘必須從數(shù)字接地層上產(chǎn)生的更高頻率、多用途系統(tǒng)時(shí)鐘獲得，接著必須從數(shù)字接地層上的原點(diǎn)傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時(shí)鐘信號(hào)，并產(chǎn)生過度抖動(dòng)。抖動(dòng)可造成信噪比降低，還會(huì)產(chǎn)生干擾諧波。

通過使用圖7所示的小RF變壓器或高速差分驅(qū)動(dòng)器和接收機(jī)IC，發(fā)射采樣時(shí)鐘信號(hào)作為差分信號(hào)，可在某種程度上解決此問題。許多高速ADC具有差分采樣時(shí)鐘輸入，更便于采用此方法。如果使用有源差分驅(qū)動(dòng)器和接收機(jī)，應(yīng)選擇ECL、低電平ECL或LVDS，從而將相位抖動(dòng)降至最低。在+5 V單電源系統(tǒng)中，ECL邏輯可連接在地與+5 V （PECL）電源之間，并將輸出交流耦合至ADC采樣時(shí)鐘輸入。不管是哪種情況，原始主系統(tǒng)時(shí)鐘必須從低相位噪聲振蕩器產(chǎn)生，而不是DSP、微處理器或微控制器的時(shí)鐘輸出。

為了促進(jìn)系統(tǒng)時(shí)鐘管理，ADI公司提供一系列時(shí)鐘產(chǎn)生和分配產(chǎn)品和全套鎖相環(huán)（PLL）。

圖7：從數(shù)模接地層進(jìn)行采樣時(shí)鐘分配

混合信號(hào)接地的困惑根源：對(duì)多卡系統(tǒng)應(yīng)用單卡接地概念

大多數(shù)ADC、DAC和其他混合信號(hào)器件數(shù)據(jù)手冊(cè)是針對(duì)單個(gè)PCB討論接地，通常是制造商自己的評(píng)估板。將這些原理應(yīng)用于多卡或多ADC/DAC系統(tǒng)時(shí)，就會(huì)讓人感覺困惑茫然。通常建議將PCB接地層分為模擬層和數(shù)字層。另外建議將轉(zhuǎn)換器的AGND和DGND引腳連接在一起，并且在同一點(diǎn)連接模擬接地層和數(shù)字接地層，如圖8所示。這樣就基本在混合信號(hào)器件上產(chǎn)生了系統(tǒng)“星型”接地。

所有高噪聲數(shù)字電流通過數(shù)字電源流入數(shù)字接地層，再返回?cái)?shù)字電源；與電路板敏感的模擬部分隔離開。系統(tǒng)星型接地結(jié)構(gòu)出現(xiàn)在混合信號(hào)器件中模擬和數(shù)字接地層連接在一起的位置。該方法一般用于具有單個(gè)PCB和單個(gè)ADC/DAC的簡(jiǎn)單系統(tǒng)，通常不適合多卡混合信號(hào)系統(tǒng)。在不同PCB（或適用情況的相同PCB上）上具有數(shù)個(gè)ADC或DAC的系統(tǒng)中，模擬和數(shù)字接地層在數(shù)個(gè)點(diǎn)連接，使得建立接地環(huán)路成為可能，而單點(diǎn)“星型”接地系統(tǒng)則不可能。鑒于以上原因，此接地方法不適用于多卡系統(tǒng)，上述方法應(yīng)當(dāng)用于具有低數(shù)字電流的混合信號(hào)IC。

圖8：混合信號(hào)IC接地：?jiǎn)蝹€(gè)PC板（典型評(píng)估/測(cè)試板）

總結(jié)：多卡系統(tǒng)中具有低數(shù)字電流的混合信號(hào)器件的接地

圖9總結(jié)了上述具有低數(shù)字電流的混合信號(hào)器件的接地方法。由于小數(shù)字瞬態(tài)電流流入去耦電容VD與DGND（顯示為粗實(shí)線）間的小環(huán)路，模擬接地層未被破壞。混合信號(hào)器件適合作為模擬元件的所有應(yīng)用。接地層間的噪聲VN會(huì)降低數(shù)字接口上的噪聲裕量，但如果使用低阻抗數(shù)字接地層保持在300 mV以下，且一直回到系統(tǒng)星型接地，則一般無不利影響。

不過，Σ-Δ型ADC、編解碼器和DSP等具有片內(nèi)模擬功能的混合信號(hào)器件數(shù)字化密集度越來越高。再加上其他數(shù)字電路，使數(shù)字電流和噪聲越來越大。例如，Σ-Δ型ADC或DAC含有復(fù)雜的數(shù)字濾波器，會(huì)大量增加器件內(nèi)的數(shù)字電流。上述方法依靠VD與DGND間的去耦電容，將數(shù)字瞬態(tài)電流隔離在小環(huán)路內(nèi)。不過，如果數(shù)字電流太大，且具有直流或低頻成分，去耦電容可能因過大而變得不可行。在VD與DGND間的環(huán)路外流動(dòng)的任何數(shù)字電流必須流經(jīng)模擬接地層。這可能會(huì)降低性能，特別是在高分辨率系統(tǒng)中。

圖9：具有低內(nèi)部數(shù)字電流的混合信號(hào)IC的接地：多個(gè)PC板

要預(yù)測(cè)流入模擬接地層的多大數(shù)字電流會(huì)讓系統(tǒng)無法接受很困難。目前我們只能推薦可能提供較佳性能的替代接地方法。

總結(jié)：多卡系統(tǒng)中具有高數(shù)字電流的混合信號(hào)器件的接地（請(qǐng)謹(jǐn)慎使用本方法！）

圖10中顯示了適合高數(shù)字電流混合信號(hào)器件的替代接地方法。混合信號(hào)器件的AGND連接到模擬接地層，而DGND連接到數(shù)字接地層。數(shù)字電流與模擬接地層隔離開，但兩個(gè)接地層之間的噪聲直接施加于器件的AGND與DGND引腳間。為了成功實(shí)施本方法，混合信號(hào)器件內(nèi)的模擬和數(shù)字電路必須充分隔離。

AGND與DGND引腳間的噪聲不得過大，以免降低內(nèi)部噪聲裕量或損壞內(nèi)部模擬電路。

圖10顯示可選用連接模擬和數(shù)字接地層的肖特基二極管（背對(duì)背）或鐵氧體磁珠。肖特基二極管可防止兩層兩端產(chǎn)生大的直流電壓或低頻電壓尖峰。如果這些電壓超過300 mV，由于是直接出現(xiàn)在AGND與DGND引腳之間，可能會(huì)損壞混合信號(hào)IC。作為背對(duì)背肖特基二極管的備選器件，鐵氧體磁珠可在兩層間提供直流連接，但在高于數(shù)MHz的頻率下，由于鐵氧體磁珠變?yōu)殡娮瑁瑫?huì)導(dǎo)致隔離。這可以保護(hù)IC不受AGND與DGND間直流電壓的影響，但鐵氧體磁珠提供的直流連接可能引入無用的直流接地環(huán)路，因此可能不適合高分辨率系統(tǒng)。

圖10：具有高數(shù)字電流的混合信號(hào)IC的替代接地法：多個(gè)PC板

AGND與DGND引腳在具有高數(shù)字電流的特殊IC內(nèi)分離時(shí)，必要時(shí)應(yīng)設(shè)法將其連接在一起。通過跳線和/或帶線選項(xiàng)，可以嘗試兩種方法，看看哪一種提供最佳的系統(tǒng)整體性能。

接地總結(jié)

沒有單一一種接地方法能始終保證最佳性能！本節(jié)根據(jù)所考慮的特定混合信號(hào)器件特性提出了幾種可能的選項(xiàng)。但在實(shí)施初始PC板布局時(shí)，提供盡可能多的選項(xiàng)會(huì)很有幫助。

PC板必須至少有一層專用于接地層！初始電路板布局應(yīng)提供非重疊的模擬和數(shù)字接地層，如果需要，應(yīng)在數(shù)個(gè)位置提供焊盤和過孔，以便安裝背對(duì)背肖特基二極管或鐵氧體磁珠。提供焊盤和過孔也極為重要，需要時(shí)可以使用跳線將模擬和數(shù)字接地層連接在一起。目前，預(yù)測(cè)“多點(diǎn)”（單一接地層）還是“星型”接地（分離模擬和數(shù)字接地層）方法能提供最佳整體系統(tǒng)性能還很困難；因此，可能需要使用跳線對(duì)最終PC板做一些實(shí)驗(yàn)。

如有疑問，最好先分離模擬和數(shù)字接地層，以后再用跳線連接，而不要一開始就使用單一接地層，隨后又嘗試分離！

混合信號(hào)系統(tǒng)的一些通用PC板布局指南

很顯然，多關(guān)注系統(tǒng)布局并防止不同信號(hào)彼此干擾，可以將噪聲降至最低。高電平模擬信號(hào)應(yīng)與低電平模擬信號(hào)隔離開，兩者均應(yīng)遠(yuǎn)離數(shù)字信號(hào)。我們?cè)?jīng)在波形采樣和重建系統(tǒng)中發(fā)現(xiàn)，采樣時(shí)鐘（數(shù)字信號(hào)）與模擬信號(hào)一樣易受噪聲影響，同時(shí)與數(shù)字信號(hào)一樣易于產(chǎn)生噪聲，因此必須與模擬和數(shù)字系統(tǒng)都隔離開。如果在時(shí)鐘分配中使用時(shí)鐘驅(qū)動(dòng)器封裝，應(yīng)僅有一個(gè)頻率時(shí)鐘通過單個(gè)封裝。在相同封裝內(nèi)的不同頻率時(shí)鐘間共享驅(qū)動(dòng)器將產(chǎn)生過度抖動(dòng)和串?dāng)_，并降低性能。

在敏感信號(hào)穿過的地方，接地層可發(fā)揮屏蔽作用。圖11顯示了數(shù)據(jù)采集電路板的良好布局，其中所有敏感區(qū)域彼此隔離開，且信號(hào)路徑盡量短。雖然實(shí)際布局不太可能如此整潔，但基本原則仍然適用。

執(zhí)行信號(hào)和電源連接時(shí)有許多要點(diǎn)需要考慮。首先，連接器是系統(tǒng)中所有信號(hào)傳輸線必須并行的幾個(gè)位置之一，因此它們必須與接地引腳分開（形成法拉第屏蔽），以減少其間的耦合。

多接地引腳非常重要還有另一原因：可以降低電路板與背板間結(jié)點(diǎn)的接地阻抗。對(duì)于新電路板，PCB連接器單一引腳的接觸電阻很低（10 mΩ水平），隨著電路板變舊，接觸電阻可能升高，電路板性能會(huì)受影響。因此通過分配額外PCB連接器引腳來增加接地連接很有必要（PCB連接器上所有引腳中約30至40%應(yīng)為接地引腳）。出于同樣的理由，每個(gè)電源連接應(yīng)有數(shù)個(gè)引腳，當(dāng)然數(shù)量不必像接地引腳一樣多。

圖11：在PCB布局中應(yīng)將模擬和數(shù)字電路分開

ADI公司和其他高性能混合信號(hào)IC制造商提供評(píng)估板來協(xié)助客戶進(jìn)行初始評(píng)估和布局。ADC評(píng)估板一般包含片上低抖動(dòng)采樣時(shí)鐘振蕩器、輸出寄存器和適當(dāng)?shù)碾娫春托盘?hào)連接器。另外還有額外的支持電路，例如ADC輸入緩沖放大器和外部基準(zhǔn)電壓。

評(píng)估板布局已針對(duì)接地、去耦和信號(hào)路由進(jìn)行優(yōu)化，可用作系統(tǒng)內(nèi)ADC PC板布局的模型。實(shí)際評(píng)估板布局通常由ADC制造商以電腦CAD文件形式（Gerber文件）提供。許多情況下，器件數(shù)據(jù)手冊(cè)都會(huì)提供各層的布局。