“基于OpenHarmony的團結引擎應用開發賽”是開放原子全球開源大賽下開設的新興及應用賽的賽題之一,本次賽題旨在鼓勵更多開發者基于OpenHarmony 4.x版本,使用Unity中國團結引擎
2024-03-13 10:45:10
,成長空間可期。以 FPGA 巨頭 Xilinx 為例,賽靈思在汽車上已經形成了自生成熟的閉環的生態系統,提供從高級駕駛員輔助駕系統(ADAS)、自動駕駛(AD)、激光雷達到車載信息娛樂系統(IVI
2024-03-08 14:57:22
新的上游內核中,有更多針對JH7110的支持,減少了下游倉庫中相關驅動補丁的數量,從而降低了維護工作量。點擊查看更多詳情
賽昉為感謝廣大開發者在在過去一年中為RVspace開源社區做出的杰出貢獻,依照
2024-02-29 15:45:08
我們用的主平臺是賽靈思,想要通過CYUSB3014+FPGA實現OTG的功能,有幾個問題,想請教一下。
1.是否有可以驗證功能的EVK呢,我找了下FX3 DVK似乎買不到
2024-02-29 07:20:21
,其中有一位勤勞的掃地僧電子工匠 “FPGA”變身為神秘的硬件加速器,將傳來的文本信息一步步轉化為生動活潑的視頻流的武功心法。
接上六篇:
【國產FPGA+OMAPL138開發板體驗】1.嵌入式異構技術
2024-02-22 09:49:01
嗨,親愛的工程師、學生和愛好者們,我來啦!歡迎來到神秘的星嵌世界!如果你是一位FPGA工程師或者對嵌入式異構技術感興趣,那么你來到的地方絕對沒錯!今天,我們將一起探索一個令人驚嘆的星嵌基于TI
2024-02-12 16:18:43
1.先關閉busoff恢復,然后造busoff的故障2.去讀取CAN_NSRx寄存器的BOFF位,一直為0 現在想做busoff的快慢恢復策略,就想通過進入busoff的狀態標志位來做相應的策略,但是現在找不到相關的標志位。難道不是這個?
2024-02-06 07:26:29
芯片原子鐘賽思是一家為萬物互聯同頻的時頻科技企業,基于業界的時頻科研與方案能力,賽思打造出軟硬一體化的時頻產品體系,面向電力、交通、通信、智能樓宇、數據中心、前沿領域等核心場景提供解決方案,持續為
2024-02-02 09:39:57
位是地址,第二個 8 位相同但反轉,然后是 8 位命令,然后是反轉命令。所有最低有效位都排在第一位,因此是翻轉順序的例程,以給出“正確”的值。
我可以剝離兩個 16 位值,并將它們組合起來以顯示 32 位值(第二行),但為什么第一行不適用于 XC8(C90 模式下的 v2.36)?
2024-01-31 08:09:13
使用stm32與ad7606在進行電壓數據串行采集的時候,發現只有v1,v2與v5,v6有信號輸出,其余四個無輸出,請問是怎么回事呢
我使用的是SPI讀取數據,當對v1,v2施加電壓時,第一位和第二位有變化,當對v5與v6施加電壓時,第三位與第四位有變化,其余均無反應
核心代碼如下
2024-01-24 07:58:12
作者工信部原部長苗圩,學汽車、干汽車、管汽車,是我國汽車工業70年發展后半程的親歷者、參與者。聚焦當下制造業熱點,對黨的人民立場、國家的未雨綢繆、政府的頂層設計進行了時代性解讀,傳遞了科技創新、綠色
2024-01-18 16:36:51
我使用 xmc7200 開發 COOLDIM_PRG_BOARD。 我用PWM輸出正弦波,我用邏輯分析儀捕捉輸出的最后一位異常,最后一位應該是高電平,但長時間低電平,為什么?
2024-01-18 09:37:08
芯片電路圖方案
2024-01-12 18:19:16
高精度低功耗授時模塊衛星板卡,賽思是一家為萬物互聯同頻的時頻科技企業,基于業界的時頻科研與方案能力,賽思打造出軟硬一體化的時頻產品體系,面向電力、交通、通信、智能樓宇、數據中心、前沿領域等核心場景
2024-01-09 13:25:01
效率和極致客戶體驗,給電子行業帶來了“高品質、短交期、高性價比”的一站式服務,加速推進著中國電子信息產業的創新與發展。
2024-01-04 11:57:40
,最主流的FPGA開發軟件有兩個,就是賽靈思/AMD的Vivado,還有英特爾的Quartus。這里又來一個二選一,大家要根據自身情況去選擇,比如你們學校教的是誰家的FPGA,或者你用誰家的開發板,或者
2024-01-02 23:03:31
,雖然這數據有點奇怪。
請問能讀取id是否意味著接線和SPI的設置都沒問題?
我的SPI 時鐘配置是 1. 第一個沿捕獲采樣 2 不活動時為低電平 3. 速度是1MHz
還有我發現如果讀8 位的x
2023-12-28 07:35:03
請問WATHR取值為Pmax 電能寄存器的 每一位代表多少電能呢?書大佬指教。
2023-12-26 07:55:57
芯片原子鐘賽思是一家為萬物互聯同頻的時頻科技企業,基于業界的時頻科研與方案能力,賽思打造出軟硬一體化的時頻產品體系,面向電力、交通、通信、智能樓宇、數據中心、前沿領域等核心場景提供解決方案,持續為
2023-12-25 14:31:21
任務是將邏輯元件與連接線路進行合理的布局和布線,以實現性能優化和電路連接的可靠性。然而,FPGA布局布線的過程通常是一項繁瑣且耗時的任務,因此加速布局布線算法的研究具有重要意義。本文將詳盡探討FPGA布局布線算法加速的方法與技術,分析其理論基礎和實踐應用。 FPGA布局布
2023-12-20 09:55:13199
36
LD3R
30
LD4G
37
LD4Y
35
LD4R
34
外設:數碼管
開發板上的數碼管為4位8段數碼管,原理圖。
信號
功能
FPGA管腳
SEG_DIG1
左側起第一位數碼管位選
4
2023-12-19 23:37:30
硬件中已將CS引腳直接接地。
不知是否理解的對?在datasheet中發現說必須對cs腳提供下降沿才能驅動第一位數據的輸出。
這樣的話我的硬件就是錯誤的了。
請問是這樣嗎?
2023-12-15 08:03:29
我用的是AD9220采集信號,這款ADC數據是并行輸出,測試的時候我給的0V輸入(VINA-VINB=0),其中有一位數據輸出的電平應該一直是低,但是在時鐘周期內會出現一段高的情況。
如圖,藍色是時鐘信號,黃色為我測試的其中一位數據輸出信號:
此款芯片的時序圖如圖:
2023-12-12 07:29:21
產業鏈閉環生態,給行業帶來“高品質,短交期,高性價比”的一站式服務平臺,為中國電子信息產業創新與發展提供助力。
2023-12-11 16:11:04
人員工服穿戴智能監測預警攝像機基于AI人工智能的機器視覺分析識別技術,通過對攝像頭畫面內是否有人員活動實時監測。當檢測到有人員活動時,系統通過工服工帽識別模型對畫面中的人員進行識別檢測
2023-12-11 16:06:09
實驗目的:
利用按鍵、撥碼開關以及數碼管實現一種簡單的密碼鎖
實驗要求:
撥碼開關SW1-SW4 設置 2 位數密碼,每兩位設置一位密碼,BM[0:1]設置第一位對應 BM1和 BM2,BM[2:3
2023-12-10 16:47:57
實驗目的
利用按鍵、撥碼開關以及數碼管實現一種簡單的密碼鎖
實驗要求
撥碼開關SW1-SW4 設置 2 位數密碼,每兩位設置一位密碼,BM[0:1]設置第一位對應 BM1和 BM2,BM[2:3
2023-12-09 15:37:31
模數轉換器AD9625的評估板AD-FMCADC3-EBZ能不能和賽靈思的Virtex7系列FPGA開發板連接,我看到他們都具備JESD204B接口,物理接口上能直接連嗎?還是說需要在使用轉換接口來連接?
2023-12-08 08:25:12
,狀態寄存器讀數有兩種狀態8A(1000 1010)與4A(0100 1010),按照官方DataSheet,第一位判斷數據準備狀態,第二位是錯誤位,8A數據沒有準備好,未報錯,4A數據準備好了,但是提醒報錯,是怎么回事?還是數據一開始就有問題?麻煩介紹一下。
2023-12-08 06:52:07
大家好,我正在使用AD7768-4,引腳模式,使用外部晶振。目前收到的四個通道第一位芯片錯誤位一直是1,其他bit都是0。通過示波器可以看到DCLK和DRDY都是正常的。最有可能是什么原因造成的?希望大家能幫忙看一下,謝謝。
2023-12-07 06:28:14
實驗目的:利用按鍵、撥碼開關以及數碼管實現一種簡單的密碼鎖 實驗要求:撥碼開關SW1-SW4 設置 2 位數密碼,每兩位設置一位密碼,BM[0:1]設置第一位對應 BM1和 BM2,BM[2:3
2023-11-29 13:52:42
理工大學 OpenHarmony 技術俱樂部、北京航空航天大學 OpenHarmony 技術俱樂部、上海博為峰軟件技術股份有限公司組織學員參與線下交流與互動。
OpenHarmony Meetup 城市巡回是一個開放的活動品牌
2023-11-29 09:51:45
的 CS 信號線,如果要和特定的從機進行通訊,可以將相應的 CS(下圖使用 NSS 表示)信號線拉低。SPI 接口為收發為雙全工串行方式傳輸,收發同步,主設備發出一位給從設備時,從設備也發出一位給
2023-11-21 10:19:05
分享易靈思FPGA
2023-11-19 16:13:03
近日,以“創新加速,塑造FPGA芯未來”為主題的2023年英特爾FPGA中國技術日在北京成功舉行。瑞蘇盈科(Enclustra)作為英特爾FPGA金牌服務商,很榮幸受邀參加了此次活動。瑞蘇盈科展
2023-11-18 08:09:43282 請問下: 在51單片機中如何控制8位數碼管中的一位按秒閃爍? 而其它位的保持原先的狀態. 有代碼可以參考嗎?謝謝!
2023-11-15 12:44:01
11月14日,以“創新加速,塑造FPGA芯未來”為主題的2023年英特爾?FPGA中國技術日在北京成功舉行。期間,英特爾不僅披露了包括Agilex?3系列、Agilex?5系列在內的多款FPGA產品
2023-11-15 08:52:17147 時間一般晚 于對應商業級器件 3-5 年,長期落后于當時最領先的器件 1-2 個代際, 10-15 年前的 FPGA 依然在航天器上廣 泛使用。然而,近兩年來,我們看到 FPGA 龍頭賽靈思加快了宇航
2023-11-09 14:09:46
概念和特點比較簡單,沒有完全形成氣候。
賽靈思:重點布局深耕中國市場
賽靈思公司目前在中國內地設有6家辦事處,公司很多項重要的區域性業務均以中國為基地。例如,亞太區技術支持中心設在上海。另外,針對
2023-11-08 17:19:01
。(2) 開發門檻高。
4、FPGA與MCU的區別是什么?
以你每天的晚餐為例,MCU就像一個能力非常強的超人,它一個人就能很好的完成的任務,比如買菜、洗菜、切菜、做飯。而FPGA則像很多普通人的一個集合
2023-11-03 10:29:05
基于紫光同創FPGA的多路視頻采集與AI輕量化加速的實時目標檢測系統#2023集創賽#紫光同創#小眼睛科技助力紫光同創高校生態建設@小眼睛科技 獲獎作品展示:華南理工大學+CR8_Pro隊
2023-11-02 17:51:00
為你的FPGA設計加加速,NIC、Router、Switch任意實現
優秀的IC/FPGA開源項目(二)-NetFPGA
《優秀的IC/FPGA開源項目》是新開的系列,旨在介紹單一項目,會比《優秀
2023-11-01 16:27:44
是10秒時
{
t = 0; //t重新為0
}
P2 = ~0x08;//第一位
date = c[((t%1000)%100)%10];//第一位顯示t的個位數
delay();//延時
date
2023-10-31 07:23:57
OpenHarmony,加入OpenHarmony生態。
Unity****中國重磅推出支持OpenHarmony的游戲引擎-團結引擎
作為Unity中國本土化進程的加速器,團結引擎以Unity 2022 LTS為
2023-10-23 16:15:58
使用 和|操作能對寄存器清零和置一而其他位保持不變,而595如何如此設置呢?
2023-10-20 07:52:20
推斷開發平臺,它可以幫助開發者在賽靈思的 FPGA 和自適應 SoC 上實現高效的 AI 應用部署。它是一個強大而靈活的 AI 開發平臺,它可以讓您充分利用賽靈思硬件平臺的優勢,實現高性能、低功耗
2023-10-14 15:34:26
C語言中為什么字符串通常都要多一位?
2023-10-08 08:32:40
接收的數據存入33H ~ 3FH需要顯示前11位怎么用最少的程序顯示出來下面的程序只顯示第一位(接收的第一位是A)后面顯示的是BCDEFGHIJK顯示的不是接收的數據
怎樣才能把里面的數據顯示出來
2023-09-27 08:18:05
SDK 是一種構建在開源且被廣泛采用的 GStreamer 框架上的應用框架。這種SDK 設計上支持跨
所有賽靈思平臺的無縫開發,包括賽靈思 FPGA、SoC、Alveo 卡,當然還有 Kria
2023-09-26 15:17:29
用下面的算法,LCD1602顯示一個變量,按鍵按一次變量++,數值在99內顯示正常,超過就顯示亂碼。比如按了123次,取十位的時候就是123/10=12.3這個運算就不對了,不知道應該怎么寫公式
2023-09-26 07:30:44
總決賽,斬獲殊榮!
本篇優秀作品:2023集創賽全國總決賽紫光同創杯賽一等獎獲獎作品,來自東莞理工+BugMaker的內容分享。
獲獎作品:《基于紫光同創FPGA的圖像采集及AI加速》獲獎隊伍: 東莞
2023-09-22 16:24:14
脫穎而出,一路沖刺到全國總決賽,斬獲殊榮!
本篇優秀作品:2023集創賽全國總決賽紫光同創杯賽一等獎獲獎作品,來自北京郵電大學+逐日隊的內容分享。
獲獎作品:《多通道高性能視頻采集與加速系統》
獲獎
2023-09-21 17:34:51
伍提交作品
OpenHarmony創新賽特別設立“創新激勵獎”!
前100名按要求提交完整作品的參賽隊伍
即可獲得激勵獎——創新賽周邊限定禮包一份!
PS:按照提交代碼倉的時間排序前100位,
賽事結束
2023-09-21 15:32:17
據中國電子院消息heps是中國最早的高能同步加速器光源,也是世界上亮度最高的第四代同步加速器光源之一,坐落于北京懷柔雁棲湖畔,正位于中國湖北“十三五”規劃的重大科技基礎設施。預計最早將于2019年開始建設,到2025年末啟動。
2023-09-19 09:54:58743 并行編程。也正是因為其能直接執行verilog和systemverilog,所以這種芯片英文名稱叫做Emulator芯片,意為仿真器的硬件并行加速版本,可用于替代FPGA。
03-中國的“樹莓派
2023-09-18 15:02:32
電子發燒友網站提供《基于FPGA的加速基礎知識.pdf》資料免費下載
2023-09-18 10:12:200 電子發燒友網站提供《用賽靈思FPGA加速機器學習推斷.pdf》資料免費下載
2023-09-15 15:02:171 電子發燒友網站提供《Rapanda流加速器-實時流式FPGA加速器解決方案.pdf》資料免費下載
2023-09-13 10:17:120 和創新是我們堅定不移的承諾。激勵并幫助每一位員工使他們在責任感,個人成長及正直品格方面得到同步發展。以高品質的產品及服務來贏得客戶的尊敬及忠誠。 質量方針
2023-09-13 09:51:49
一路同行 感恩有你 Open Day 瑞薩北京工廠“員工開放日”活動 2023年8月25日 瑞薩北京工廠 舉辦了主題為 “一路同行 感恩有你”首屆員工開放日活動 ,來自公司各部門20多個家庭的家屬
2023-09-07 18:15:14394 描述 Artix?-7 器件在單個成本優化的 FPGA 中提供了最高性能功耗比結構、 收發器線速、DSP 處理能力以及 AMS 集成。包含 MicroBlaze? 軟處理器和 1,066
2023-09-01 10:47:25
描述 Virtex?-7 FPGA 針對 28nm 系統性能與集成進行了優化,可為您的設計帶來業界最佳的功耗性能比架構、DSP 性能以及 I/O 帶寬。 該系列可用于 10G 至 100G
2023-09-01 10:41:54
2023 年 RISC-V 中國峰會上,倪光南院士表示,“RISC-V 的未來在中國,而中國半導體芯片產業也需要 RISC-V,開源的 RISC-V 已成為中國業界最受歡迎的芯片架構”。大家怎么看呢?
2023-08-26 14:16:43
上圖是NICE 接口的內存通道,圖中內存通道的讀寫數據位寬都是32bit,根據賽題要求,需要在協處理器中設計加速核心,掛靠NICE接口
我的預期:我所設計的加速核心需要更大的數據帶寬(比如
2023-08-12 07:40:33
等待刺激的輸入, 這些事件需要一位中繼處理員。 嵌入系統通常要求在啟動時與設備硬件發生更直接的互動, 而不是用于普通計算機的程序撰寫軟件。 這是因為 : ? 嵌入系統可能沒有顯示, 因此程序員可能需要
2023-08-08 07:58:50
京微齊力采用ImaginationAI加速器,助力打造Avatar高端產品系列第一顆新型智能加速芯片,為不同行業用戶提供高性價比、強適配性的系統級平臺解決方案中國·北京-2023年7月11
2023-07-12 10:08:12250 近日,全球知名科技研究機構Omdia報告顯示,2022年全年,強力巨彩LED單元板產品出貨面積超120萬平方米,出貨面積及市場份額位列中國市場第一位,品牌和市場優勢可見一斑。
2023-07-03 14:10:131041 第一部分 設計概述 /Design Introduction目前主流的目標檢測算法都是用CNN來提取數據特征,而CNN的計算復雜度比傳統算 法高出很多。同時隨著CNN不斷提高的精度,其網絡深度與參數
2023-06-20 19:45:12
電子發燒友網站提供《如何使用HLS加速FPGA上的FIR濾波器.zip》資料免費下載
2023-06-14 15:28:491 6 月 14 日,2023 思愛普中國峰會 (SAP NOW) 將在北京盛大開啟。作為 SAP 戰略合作伙伴及峰會金牌贊助商,IBM 將深度參與到這場數字化盛宴中。思愛普中國峰會是 SAP 年度旗艦
2023-06-13 18:15:02428 6月4日,正值2023中國國際信息通信展覽會開幕第一天,中國移動北京公司(北京移動)、中興通訊和多家產業伙伴共同參與了由中國工信出版傳媒集團舉辦的“5G領航,智算京彩,北京領航城市創新論壇暨5G揚帆
2023-06-06 09:25:02294 大家好,我的需求是將FPGA(賽靈思K7)采集的數據發送至工控機(Linux),數據量為每秒5M字節,并解析工控機發送的控制指令(50字節/秒),有同個問題如下:
1.ARM選什么型號比較好
2023-06-02 18:25:04
,讓我們點亮精神火炬,致敬每一位科技工作者,一起為中國科技點贊!
下面就一起來看看在往屆華秋中國硬件創新大賽中涌現出的硬創先鋒吧~向他們致敬!
01
晶通半導體劉丹
個人簡介:瑞士聯邦理工學院雙碩士
2023-06-01 13:47:41
線下渠道總人數已經突破500人,先楫的高速發展離不開每一位開發者的參與及支持。 同時,也有這么幾位開發者大牛為我們的生態搭建做出了杰出的貢獻,不斷輸出以賦能社群的發展。 以下為先楫社區的杰出貢獻
2023-05-25 16:13:36
硬件創新創客大賽作為第十五屆中國深圳創新創業大賽福田預選賽區,同步啟動項目招募工作,助推硬科技創新事業的發展,為中國智造貢獻力量。
# 深創賽報名流程
進入報名系統(深創賽官網:https
2023-05-16 11:45:11
近日, 中國電信研究院成功研發業界首個支持RISC-V的云原生輕量級虛擬機TeleVM,并聯合賽昉科技在高性能RISC-V CPU IP——昉·天樞上完成了軟硬件協同測試驗證。 測試結果顯示,相對于
2023-05-11 14:08:09
錯誤、兩位錯誤和其他錯誤。請參閱下面的屏幕截圖。 然而,當我在自定義 PCB 中將相同的參數值更改為更高的值時,我沒有得到任何一位和兩位錯誤。請參閱下面的屏幕截圖; 如果我將此參數設置為必須的值,那么
2023-04-18 07:07:16
主要包括平頭哥、芯來、賽昉及睿思芯科等本土企業提供IP、編譯器、工具鏈等產品。設計環節包括海思、瑞芯微、兆易創新等眾多企業,應用涵蓋MCU、邊緣計算芯片等領域,中國RISC-V產業聯盟目前也有了超過
2023-04-14 22:22:10
。 通常第一位符號位數為0是正,1是負。 反碼 反碼是在原碼的基礎上進一步改進,正數時反碼和原碼一樣,負數時原碼第一位不變,其他都變,就是反碼。 通常一個正數和自身對應的負數的反碼互為補數。 補碼
2023-04-13 17:04:40
XA100 FPGA加速卡XA100是一款基于PCI Express總線架構的高性能FPGA加速卡。該FPGA加速板卡基于Xilinx的高性能Kintex UltraScale FPGA設計,掛載2
2023-04-08 10:38:05
、通信、醫療、安防等工業領域,與6大主流工業處理器原廠強強聯合,包括德州儀器(TI)、恩智浦(NXP)、賽靈思(Xilinx)、全志科技、瑞芯微、紫光同創,產品架構涵蓋ARM、FPGA、DSP
2023-03-31 16:19:06
我正在使用 GPIO 信號進行芯片選擇。根據參考手冊,ECSPI 傳輸完成中斷不應用作最后一位已移出的指示符。相反,應該輪詢 XCH 標志,但這似乎不起作用 - 如果我在 XCH 標志變低后禁用
2023-03-30 08:29:43
齊聚深圳,共同探討電子行業發展新商機,把握中國經濟市場新趨勢。作為本土“元器件電商”的“探索者”之一,華秋商城致力為全球電子產業創造價值,本次也受邀參與到活動。在圓桌論壇環節中,華秋商城總經理楊思遠
2023-03-24 15:55:16
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