電子發燒友網訊:2012年4月25日全球可編程平臺領導廠商賽靈思公司(Xilinx, Inc. (NASDAQ: XLNX))全球公開發布了vivado設計套件。新的工具套件面向未來十年 “All Programmable”器件而精心打造， 致力于加速其設計生產力。

　　Vivado設計套件是以IP及系統為中心的新一代設計環境，面向未來十年的“All Programmable”器件，在集成度和實施速度可以提高到原來的4倍。

　　賽靈思開發 Vivado 設計套件的目的是為客戶提供一種具有完整系統可編程功能的新型工具套件，為幫助客戶順利過渡到Vivado 設計套件的使用，賽靈思將繼續堅定地為采用 7 系列及更早期的賽靈思 FPGA 技術的客戶提供 ISE 支持。今后 Vivado 設計套件將成為賽靈思的旗艦設計環境，支持所有 7 系列器件及賽靈思未來器件。

賽靈思vivado設計套件專題:http://www.xsypw.cn/topic/tech/vivado/

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　　賽靈思顛覆性的新一代設計套件Vivado震撼上市， 面向未來十年的All Programmalbe器件

　　在vivado新品發布會上賽靈思亞太區執行總裁湯立人說道：系統集成的瓶頸在于 設計和IP重用，集成算法和RTL級IP，混合DSP、嵌入式、連接功能、邏輯以及模塊和“系統”驗證方面。而vivado設計套件實現了瓶頸的突破，vivado具有層次化芯片布局規劃，多領域和多芯片物理優化，可預測“設計”與“時序”收斂的沖突等優勢，通過加速集成可以使生產力提成到原來的4倍。

　　圖1。賽靈思全球高級副總裁湯立人表示， Vivado要解決的就是加速生產力的問題：加速IP集成，加速實現， 生產力加倍。這就是Vivado發布的意義。

　　圖2、vivado:生產力提成至原來的4倍。

　　Vivado IP集成器

　　§ 采用圖形化設計，實現復雜 IP 快速準確的連接

　　– 在接口層面，而非個別的信號層面建立連接

　　– 自動設置和復制 IP 參數

　　– 自動生成 RTL

　　– 完全支持任意層數的設計層次結構

　　– 能夠創建基于處理器和非基于處理器的設計

　　§ 與 Vivado IP 封裝器流程緊密集成，實現快速的 IP 和子系統重用

　　圖3、Vivado IP集成器

　　Vivado高層次綜合

　　§橋接應用鴻溝

　　–從算法設計人員到硬件設計人員

　　§用 C 語言開發

　　–規范簡潔

　　–算法探究

　　–快速驗證

　　§借助 HLS 實現重用

　　–架構探究

　　–成本/功耗降低

　　–IP 可移植

　　圖4、vivado高層次綜合

　Vivado 實現

　　簡便易用

　　–只需學習一種 IDE

　　–按鈕式編譯流程

　　–基于任務的“視圖”

　　§快速綜合

　　§快速實現

　　§快速設計分析

　　北京化工大學信息科學與技術學院教授何賓也對vivado設計套件評價道：vivado對系統構建的難度降低了“硬件”和軟件協同設計的靈活性增強了。此處的硬件是在芯片上搭建系統， 軟件是在該系統上實現特定應用。在這個平臺上，更容易做出差異化、個性化的設計。(創意性的與眾不同的設計) 。

　　賽靈思vivado設計套件發布會即將結束時，賽靈思全球高級副總裁湯立人說， 如果i'm lovin ' it讓你想到麥當勞，以后我們希望您看到或者想 到“All Programmable”，你會想到賽靈思。

　　電子發燒友網編輯后記:賽靈思vivado設計套件作為以IP及系統為中心的新一代顛覆性設計環境。集成系統級設計工具AutoESL，可以將C語言直接轉FPGA硬件實現，極大的方便了設計開發人員的開發。Vivado設計套件采用并行處理的方式，在不改變代碼的情況下大大縮短了運行時間。