該14納米產品體系與芯片是ARM、Cadence與IBM之間在14納米及以上高級工藝節點上開發系統級芯片（SoC）多年努力的重要里程碑。使用FinFET技術以14納米標準設計的SoC能夠大幅降低功耗。

　　“這款芯片代表了高級節點工藝技術的重要里程碑，通過三家公司多名專家的密切合作實現，”Cadence硅實現部門高級副總裁Chi-Ping Hsu說，“FinFET設計為設計者們帶來了巨大的優勢，不過也需要高級晶圓廠的支持，還有IP與EDA技術，以應對諸多挑戰。Cadence、IBM與ARM合作解決這些難點，并開發了一個產品體系，能夠支持多樣化產品設計的14納米FinFET開發。”

　　該芯片是設計用于檢驗14納米設計基礎IP的建構模塊。除了ARM處理器外，SRAM存儲器模塊和其他模塊也包含其中，提供了基于FinFET的ARM Artisan？物理IP的基礎IP開發所需的描述數據。

　　“每次進入更小的工藝節點都會出現新的挑戰，需要SoC設計產業鏈上的行業領袖們深入合作，”ARM物理IP部門副總裁兼總經理 Dipesh Patel說，“在14納米設計中，很多圍繞FinFET的挑戰，以及我們和Cadence與IBM的合作，主要都在于結局如何讓14納米FinFET設計更可靠而有經濟可行性。”

　　ARM設計工程師采用一個ARM Cortex-M0處理器，使用基立于IBM 絕緣體上硅（SOI）技術的14納米FinFET技術，它提供了最佳的性能/功率配置。采用全面的14納米double patterning與FinFET支持技術，工程師可使用Cadence技術設計FinFET 3D晶體管芯片。

　　“此14納米測試芯片的流片是我們用FinFET在SOI上利用其內置電解質隔離法獲得的重大進展，”IBM半導體研發中心副總裁Gary Patton說，“實際上，Cadence與ARM已經在設計解決方案上進行合作，成功實現了這塊基于IBM FinFET技術的測試芯片的流片。我們將繼續合作，在14納米及以上工藝全面應用的SOI FinFET設備中實現卓越的功耗、性能與多樣性控制。”

　　為獲得成功，工程師需要14納米與FinFET規則檢查的支持，以及改良的時序分析。芯片是使用Cadence Encounter Digital Implementation（EDI）系統以ARM 8-track 14納米FinFET標準單元庫實現的，該標準單元庫采用Cadence Virtuoso工具進行設計。EDI系統提供了執行基于14納米FinFET型DRC規則的設計所需的高級數字功能，并采用了全新GigaOpt優化技術，實現FinFET技術帶來的功耗與性能優勢。此外，該解決方案還使用完整的經過產品驗證double patterning糾正實現功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供了14納米時序與功率簽收功能支持14納米FinFET架構。