MCU/USB設備控制器IP核的設計

　1 引言

　　在傳統的計算機系統上常采用串口(如RS232)和并口連接外圍設備，但串口和并口都存在著通信速度 慢，接口獨占不利于擴展等無法克服的缺點，而通用串行總線(Universal Serial Bus，即USB)因具有傳輸 速度快、支持熱插拔、擴展方便、抗干擾強、成本低、數據傳輸質量高、節省系統資源等優點而得到了廣 泛的應用，當前它已成為計算機最常用的接口之一[1-3]。

　　現在USB控制器主要有兩種：帶USB接口的單片機(MCU)和純粹的USB接口芯片。純粹的USB接口芯片僅處 理USB通信，必須有個外部微處理器來進行協議處理和數據交換。典型產品有PHILIPS公司的PDIUSBD11(I2C 接口)、PDIUSBD12(并行接口)；NS公司的USBN9603／9*(并行接口)。帶USB接口的單片機從應用上又可以 分成兩類，一類是從底層設計專用于USB控制的單片機；另一類是增加了USB接口的普通單片機，如Cypress 公司的EZ—USB(基于8051)，選擇這類USB控制器的最大好處在于開發者對系統結構和指令集非常熟悉，開 發工具簡單，但價格比較高，不利于產品升級和改型[4-6]。

　　然而，國內產品中所用到的USB 芯片都依賴進口，主要由國外的IC 設計芯片廠商如Cypress，NEC 等 一些國際著名公司提供。鑒于USB 芯片有很好的市場前景和利潤空間，盡管國內企業或研究機構目前還只 是處于USB 芯片應用開發的技術水平，人們還是希望自主開發出有自主知識產權的USB 芯片[7-9].因此，近 年來國內也有許多單位在探索獨立設計USB 芯片。

　　本論文針對USB1.1 協議規范，本著自主開發USB 控制芯片，把MCU 和USB 設備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長度，且是單字節指令和單周期指令，其核心指令只有 39 條，容易掌握和設計，而且完全滿足總體設計的要求。

　　2 MCU&USB 設備控制器工作原理及總體設計

　　整個設計的總體結構如圖1 所示，差分信號線D+和D-連接主機，接收時主機發送的串行數據通過收 發器和USB 設備控制器解碼和校驗等處理后存儲到相應的RAM 中；發送時由仲裁模塊控制從RAM 或 ROM 中提取相應數據經過USB 設備控制器組合和收發器串行發送給主機。MCU 主要協助USB 控制器完 成設備和主機之間的數據傳輸。

　　2.1 MCU 的設計

　　MCU主要完成各種中斷處理，而且協助控制器使主機檢測和識別設備；設備剛插上PC時，MCU通過讀取 ROM中的指令來初始化專用功能寄存器，使能全局中斷GIE和USB中斷USBint，使控制器能及時響應各種USB 中斷；全局中斷允許位GIE置位時，允許所有中斷；清零時，禁止所有中斷。當一個中斷被響應時，GIE 位被清零以禁止其它中斷，并裝載中斷服務程序，將中斷返回地址壓入堆棧。引起裝載中斷服務程序的中 斷標志位在重新允許GIE之前通過軟件清零，以避免重復響應中斷。在中斷服務程序中，通過檢測中斷標 志位可以判斷中斷源，各中斷標志位的置位不受GIE的影響；在設備與主機通信過程中，MCU處理setup包、 in包、out包、ack、nak、stall包等的中斷處理，我們規定了USB中斷、定時器中斷、外部中斷、GPIO中斷 的中斷入口地址分別為04H、08H、0CH、10H；MCU同時還對各功能寄存器進行相應的操作，比如寫端點0的 輸入輸出包允許的最大值，數據的觸發位DSQ（即Data Toggle機制）等。

　　2.2 arbRAM、arbROM（仲裁模塊）的設計

　　在設計中含有兩種存儲器：程序存儲器（ROM）和數據存儲器（SRAM），這兩種存儲器都有自己的總線， 在一個時鐘周期內，可以同時對兩種存儲器進行訪問。USB 和MCU 都可以訪問SRAM 和ROM，仲裁模塊就是 為兩者同時訪問時不起沖突而設置的；USB 訪問ROM 的地址空間100h-fffh（我們把設備的描述符存放在這 里），且USB 訪問僅取14 位寬的低8 位數據。當USB 與MCU 同時訪問ROM 時，MCU 優先。USB 與MCU 共享通 用寄存器（SRAM），當USB 的請求訪問存儲器信號到來時， USB 訪問存儲器的地址信號的高三位不等于零 時屬于USB 訪問程序存儲器的地址空間。當USB 與MCU 同時訪問通用寄存器（SRAM）時，MCU 具有優先權。

　　2.3 USB 設備控制器的設計

　　USB 設備控制器是設計的重點部分，是本論文介紹的重點，總體的模塊劃分如圖2 所示；

　　2.3.1 收發器的設計

　　USB 收發器作為USB 接口的模擬前端主要把主機發送過來的模擬信號轉換成數字信號VP、VM 傳到數字鎖相環或把協議引擎發送過來的VP0、VM0 數字信號轉換成模擬信號，并完成串并和并串的轉換；

　　收發器的模型如圖3所示，Dplus為正相USB差分數據線，Dminu為負相USB差分數據線，兩者都是雙向的。 OEn為USB發送使能，為低時作為發送功能，單相輸出口被置為高阻，為高時作為接收功能，單相輸入口被 置為高阻。

2.3.2 Dpll（數字鎖相環）模塊

　　數字鎖相環實現時鐘恢復、分頻及同步時鐘；該模塊用外部的6M時鐘CLK進行分頻，產生1.5M的USB系 統時鐘，以及把收發器產生的差分信號和并行信號進行鎖相，避免產生亞穩態。

　　2.3.3 SIE（串行接口引擎）模塊

　　SIE是USB控制器的主要模塊；實現協議層的功能、信息包的解析和組合、同步信號識別、位填充和位 剝離、NRZI(非歸零反轉)的編碼和解碼、同步字段和包結束碼的檢測和生成、CRC5、CRC16校驗等功能；圖 4是設備接收主機發送數據時的狀態機。

　　從圖4可以看出設備在沒有數據傳輸時處于空閑態，低速設備空閑時D+、D-處于J態，當有K態到來時 進入狀態轉換；以KJKJKK為同步位，同步字段里的最后的2位是同步字段結束的記號，并且標志了包標識 符（PID，Packet Identifier）的開始。然后根據不同的PID分別進入地址態或數據態， 緊跟在地址態后面的 是端點態，因為地址和端點分別是有7位和4位構成共11位，所以只要5位CRC校驗就可以了，CRC校驗完后就要結束此次的包傳輸，USB協議中以2個SE0態和一個J態來表示包的結束。在數據態判斷是否為SE0態， SE0態表示8個字節的數據都發送完畢，因為非SE0態即J、K態都表示工作態，所以在數據態中如果總線上 沒有SE0到來就一直接收數據。

　　2.3.4 ENDPCTL（端點控制）模塊

　　設計中用到兩個端點，端點0和端點1。端點0是半雙工傳輸，主要是在設備的枚舉過程中用于控制傳輸， 端點1是在枚舉完成后的中斷傳輸中用設備和主機之間的數據傳輸。由于中斷傳輸主要是通過端點1輸入， 但也有少許輸出（如鍵盤的LED燈輸出），我們為了節省資源，所以由端點0完成少許的輸出。

　　2.3.5 BUFCTL（緩沖器控制）模塊

　　緩沖器控制模塊是USB和SRAM及ROM的連接橋梁，在主機要求輸入數據的IN token狀態時，控制器 從SRAM或ROM中取出數據送給主機或主機輸出數據的OUT token狀態時，控制器把接收到的數據存放在 SRAM中，它主要根據串行接口引擎SIE的接收或發送準備信號來控制讀寫信號，保證數據能正確傳輸。 USB與MCU共享通用寄存器區，usbREQUST為來自USB的請求訪問存儲器信號，usbADDR為USB訪問存 儲器的地址信號，usbADDR[11:8]不等于零時屬于USB訪問程序存儲器的地址空間。當USB與MCU同時訪 問數據存儲器（SRAM）時，MCU具有優先權。

　　3 系統驗證環境

　　在完成了Verilog 代碼設計后，我們進行了仿真、綜合驗證，前仿用Modelsim、綜合用Synplify Pro、 綜合后仿真用Cadence 中的NC_Verilog,主要由于NC_Verilog 在后仿中的速度要優于Modelsim，提高了效 率；圖5 是用NC_Verilog 仿真設備的枚舉過程；

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點擊看原圖

　　任何USB 的數據傳輸都是建立在成功通過枚舉的基礎上的，只有正確完成了枚舉，USB 主機和設備之 間的通信才正在建立起來。所以枚舉是USB 通信的最關鍵的一步。在驗證過程中模擬了PC 主機向設備發送 各種命令來完成枚舉。在圖5 中pid[3:0]中D、3、9、2、1、B 分別表示Setup、DATA0、IN、Ack、Out、 DATA1。當設備插上PC 時主機會持續的SE0 來復位設備，這時設備的地址默認為00，然后主機第一次發送 Setup 包來獲取設備的前8 個設備描述符，當設備成功返回數據后，主機第二次發送Setup 包來給設備配 置地址，從圖中faddr[7:0]可以看出我們給設備配置的地址為02，在這以后主機都是通過這個地址向設備 獲取全部的18 個設備描述符和全部的配置描述符集，在取完這些描述符后主機對設備進行配置，主機就識 別出設備了。

　　4 結論

　　本文描述了自主研發的MCU+USB設備控制器的設計思路。用Verilog語言對其進行了RTL級描述。用 Modelsim進行前仿驗證，并在Cadence公司的NC_Verilog上通過了綜合后仿驗證。為了進一步驗證設計的正 確性，本項目選擇了XILINX公司的Virtex xc2s2006pq208芯片及XC18V02的存儲器，并把上述IP核綜合到此 FPGA上加以驗證。綜合結果表明，協議層模塊占用了1672個Slice(71%)，652個Slice Registers(13%)，2870個4 input LUTs(61%)，51個bonded IOBs（36%）。使用上華工藝，該芯片已經流片返回了，并通過demo 板連接到PC上，PC可以檢測出為人體輸入學設備，說明該芯片完全符合制定的設計要求。