SN65LVDS96 LVDS serdes（串行器/解串器）接收器包含三個串行輸入7位并行移位寄存器，一個7×時鐘合成器和四個單個集成電路中的低壓差分信號（LVDS）線路接收器。這些功能允許從兼容的發送器（例如SN65LVDS95）接收同步數據，通過四個平衡對導線，并以較低的傳輸速率擴展到21位單端LVTTL同步數據。

接收時，接收高速LVDS數據并以LVDS輸入時鐘（CLKIN）的七倍速率加載到寄存器中。然后以CLKIN速率將數據卸載到21位寬的LVTTL并行總線。鎖相環時鐘合成器電路為內部時鐘產生7×時鐘，為擴展數據產生輸出時鐘。 SN65LVDS96在輸出時鐘（CLKOUT）的上升沿提供有效數據。

SN65LVDS96僅需要四個線路終端電阻用于差分輸入，很少或不需要控制。數據總線在發送器的輸入端和接收器的輸出端看起來相同，數據傳輸對用戶是透明的。唯一的用戶干預是可以使用關閉/清除（ SHTDN ）低電平有效輸入來禁止時鐘并關閉LVDS接收器以降低功耗。該信號的低電平將所有內部寄存器清零至低電平。

SN65LVDS96的特點是在-40°C至85°C的環境空氣溫度下工作。