具有雙環 PLL 的超低噪聲時鐘抖動消除器
| Function | Dual-loop PLL |
| Number of outputs | 15 |
| RMS jitter (fs) | 156 |
| Output frequency (Min) (MHz) | 0.315 |
| Output frequency (Max) (MHz) | 1250 |
| Input type | LVCMOS, LVDS, LVPECL |
| Output type | LVCMOS, LVDS, LVPECL |
| Supply voltage (Min) (V) | 3.15 |
| Supply voltage (Max) (V) | 3.45 |
| Features | JESD204B |
| Operating temperature range (C) | -40 to 85 |
- JEDEC JESD204B 支持
- 超低 RMS 抖動
- 156fs RMS 抖動（12kHz 至 20MHz）
- 245fs RMS 抖動（100Hz 至 20MHz）
- 245.76MHz 時具有 –162.5dBc/Hz 本底噪聲
- PLL2 提供多達 14 個差動器件時鐘
- 多達 7 個 SYSREF 時鐘
- 最高時鐘輸出頻率：1.25GHz
- PLL2 提供 LVPECL、LVDS 可編程輸出
- PLL1 提供緩沖的 VCXO 或晶體輸出
- LVPECL、LVDS、2xLVCMOS 可編程輸出
- 雙環路 PLLatinum?鎖相環 (PLL) 架構
- PLL1
- 多達 3 個冗余輸入時鐘
- 自動和手動切換模式
- 無中斷切換和 LOS
- 集成低噪聲晶體振蕩器電路
- 輸入時鐘丟失時采用保持模式
- 多達 3 個冗余輸入時鐘
- PLL2
- 標準 [1Hz] PLL 本底噪聲為 -224dBc/Hz
- 相位檢測器頻率高達 155MHz
- OSCin 倍頻器
- 兩個集成低噪聲 VCO
- 標準 [1Hz] PLL 本底噪聲為 -224dBc/Hz
- 50% 占空比輸出分配，1 至 32
（偶數和奇數） - 精密數字延遲
- 25ps 步長模擬延遲
- 多模式：雙 PLL 或單 PLL
- 工業溫度范圍：–40°C 至 85°C
- 3.15V 至 3.45V 工作電壓
- 封裝：64 引腳 WQFN (9.0 × 9.0 × 0.8mm)
LMK04228 器件是支持 JEDEC JESD204B 且在業界具有高性能的時鐘調節器。
PLL2 可以配置 14 個時鐘輸出以驅動 7 個 JESD204B 轉換器或其他邏輯器件（使用器件和 SYSREF 時鐘）。SYSREF 可以通過直流和交流耦合提供。不只是 JESD204B 應用，14 個輸出中的每一個輸出都可以單獨配置為用于傳統時鐘系統的高性能輸出。
LMK04228 既具有出色的性能， 又具有 多種特性，如功率和性能均衡調節、雙 VCO、保持模式和可根據輸出調節的模擬和數字延遲，是提供靈活的高性能時鐘樹的理想器件。
