在控制領域中，PID控制足最早發展起來的控制策略之一，由于其算法簡單、魯棒性好和可靠性高，被廣泛應用于工業過程控制。此外，隨著控制理論的發展，專家系統、模糊邏輯、神經網絡、灰色系統理論和傳統的PID控制策略相結合又派生出各種新型的PID類控制器，形成龐大的PID家族，很多算法大大改進了傳統P1D控制器的性能。然而，這些算法在工業中的實際應用范圍卻遠遠落后于傳統PID算法，其中一個原因就足傳統的單片機加分立元件構成的工業控制系統在實施更新更復雜的算法時，算法的復雜性或使得系統硬件設計調試更加復雜，或使得單片機內軟件代碼行增多，延時加大，開發周期變長。穩定性和可靠性在新系統設計時成為不能忽視的一個問題。

而近年來，微電子技術的迅速發展，使得集成電路設計和工藝水平有了很大的提高，隨著超深亞微米技術的發展，使得原先由許多IC組成的電子系統集成在一個單片硅片上成為可能，構成所謂的片上系統（System 0n Chip，SOC），同時也促進了相應EDA工具的蓬勃發展。

控制算法的極大豐富和微電子領域工藝技術及EDA工具的飛速發展，使得我們可以將兩個領域的應用優勢集合在一起，在EDA工具的幫助下便捷快速地在FPGA上可靠地實現各種新型算法，完成整個控制系統從行為算法級（系統級）到物理結構級的全部設計，從而達到將各種新型PID算法廣泛應用于實際工業控制系統的目標。

2、離散PID控制算法

2．1 PID算法

比例、積分、微分（PID）控制是控制系統中技術最成熟，運用最廣泛的一種控制方式。其基本原理是根據反饋控制系統的偏差值按比例、積分、微分函數關系進行運算，所得結果輸出給執行機構，執行機構根據偏差值的運算結果來控制被控對象。在連續時間域中，PID控制器算法的表達式為：

其中：e（t）為控制器的輸入即控制系統的給定量與輸出量的偏差；u（t）為控制器的輸出；Kp為比例系數；Tl為積分時間常數；TD為微分時間常數。

2．2 PID算法的離散化

由于計算機控制只能根據采樣時刻的偏差值計算控制量，因此需對上式進行離散化處理。按模擬PID控制算法式（1），以一系列的采樣時刻點kT代表連續時間t，以矩形法數值積分（和式）近似代替積分，以一階向后差分（增量）近似代替微分，即：

可得離散PID表達式：

式中，積分系數K1=KP/Tl，微分系數KD=KPTD，T為采樣周期，k為采樣序號，k=1，2，…，e（k一1）和e（k）分別為第（k一1）和第k時刻所得的偏差信號。

2．3 PID控制系統框圖

一般控制系統的PID系統控制框圖如圖1所示。其中，source為系統設定值，feedback為系統反饋值，e（t）為反饋誤差，u（t）為PID控制器輸出值。圖中“PID控制算法”框圖子系統即需要我們在算法級用DSP Builder進行自頂向下的設計仿真。

3、基于DSP Builder的PID控制系統FPGA設計步驟與開發

3．1 Simulink工具箱的A1tera DSP Builder 組件

在利用FPGA進行系統的開發應用上，已有了全新的設計工具和設計流程。DSP Builder。就是Altera公司推出的一個面向DSP之類的芯片級開發的系統級工具。他是作為Matlab的一個Simulink工具箱（Tool Box）出現的，他使得用FPGA設計專用芯片系統完全可以通過Simulink的圖形化界面進行，只要簡單地對DSP Builder工具箱中的模塊進行調用即可。值得注意的是，DSP Builder中的基本模塊是以算法級的描述出現的，易于用戶從系統或者算法級進行理解，甚至不需要十分了解FPGA本身和硬件描述語言。這為傳統控制系統領域的工程師開發基于FPGA/ASIC的可靠控制系統芯片自頂向下的算法級設計提供了便利的條件。

3．2 在Matlab中用DSP Builder完成頂層算法設計

設計方法可以從與硬件完全無關的系統級開始，首先利用Matlab強大的系統設計、分析能力和DSP Builder提供的模塊（或IP核）完成頂層系統設計及系統仿真測試。

根據圖1的原理，在Matlab中進行設計仿真，Simulink頂層設計模型如圖2所示。

在頂層設計模型中，除“PID控制子系統”外，其他部分均采用一般Simulink組件設計。為了在驗證仿真時更貼近實際系統，給被控對象加上可調延時深度的延時即節。信號發生器給出系統設定值，對一般實際應用的控制系統而言，可以使用典型的矩形波，這里用數個矩形波與正弦波的疊加來仿真系統設定值的給出。

模型中的“PID控制子系統”實現PID算法部分。該子系統經仿真設計后，將通過DSP Builder中的SignalCompiler轉換為FPGA的HDL 語言設計，所以這部分除了仿真觀察所需的示波器等外需全部采用DSP Builder組件來設計，否則Signal Compiler編譯時不能識別。

為了簡單地說明如何用DSP Builder自頂向下的設計基于FPGA的控制系統，這里用普通的位置式PID算法進行舉例。位置式PID算法的PID控制子系統設計框圖如圖3所示。

在圖3中，輸入誤差信號采用了16位精度。而為了實現比例、積分、微分系數的精確可調，在這里PID系數采用了8位精度，使系數至少可以精確到百分位。同時，在系統設計過程中為了盡量避免浮點數的運算，這里將PID系數取成整型，先放大數據值到24位，而在并行加法器運算單元后用IO&Bus中的總線轉換器單元對累加后的數據進行位數轉換，實現FPGA中的浮點數運算。

Matlab仿真結果如圖4所示。其中，source為系統設定值，feedback為系統反饋值。

波形仿真成功后，需要將Matlab中圖形化的頂層設計模型轉換成能夠被FPGA開發軟件識別的HDL語言描述文件。在圖2中，打開Signal Compiler模塊，配置相關參數，可以將DSP Builder 設計的“PID控制子系統”編譯成VHDL及Veirlog語言的RTL表述和工具命令語言Tcl腳本。根據編譯信息前面的設計模型，直到編譯報告中Convert Mdl to VHDL，Synthesis，Quartus II Fitter三項狀態均為PASSED，即可獲得ModelSim所需的tb_SystemName.tcl功能仿真文件腳本和Quartus所需的SystemName.qpf 項目文件和SystemName.vec 仿真波形文件。

3．3在ModelSim中實現HDL代碼功能仿真

在ModelSim菜單中執行Tools一》Execute Macro，打開前述Signal Compiler編譯生成文件tb_System-Name．tcl（VHBL）或tb_vo_SystemName．tcl（Verilog），調試成功后，仿真得到圖5結果。功能仿真結果與Matlab中基本一致，證明頂層設計基本成功。

3．4 在Quartus中實現FPGA開發

在Quartus中打開前述Signal Compiler編譯生成文件SystemName．qpf。設定相應器件Device，在Tcl Scripts中運行SystemName_quartus．tcl配置此工程項目變量，然后編譯。調試成功后，載入SystemName．vec波形仿真文件運行時序仿真工具，得到圖6結果，與圖5基本相符，證明設計成功。

4、結 語

這里給出了一個最初用于FPGA的系統級設計工具DSP Builder在自動控制領域的應用，目前在已出版的國內期刊及論文庫中似乎還沒有相關文獻談到這個交叉領域的應用。

在控制領域里，當各種復雜的新型PID算法應用于實際控制系統中時，由于傳統單片機與分立元件電路系統的局限性，硬件指標和軟件復雜度都使得新的應用及研發設計進展緩慢；普通FPGA/CPLD沒計又存在著沒計周期長、可重復利用性差等缺點。我們將日益完善的SoC設計工具應用于自動控制領域，不僅在算法設計上有了新的方便快捷的設計工具，同時籍由FPGA硬件本身的優點也可以解決單片機及分立元件存在的電磁干擾、系統復雜度高等各類問題，從而大大提高將各種新型PID算法廣泛應用于實際工業控制系統的可行性。

在系統設計中進一步的探討：由于設計是從與硬件完全無關的Matlab系統級仿真開始，因此便于傳統控制領域工程師們可以迅速地將算法級的構思應用于控制系統設計中，從而可以將有限的精力專注于系統級算法的設計，而避免陷入重復繁瑣的電路設計中去，縮短從人腦構思到實際系統實現的時間周期。其中單個設計MDL文件甚至可以考慮封裝成“算法包”的形式進行資源重復利用，以實現功能單元的便捷增減和縮短產品開發時間。這里可能存在著控制領域里可重用算法及相應“包”的接口標準。這種情況或許和SOC領域IP核的現象有部分類似，本文就不再多述。

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