1.引言：

隨著信息技術的發展和微型計算機的普及應用，計算機已成為目前應用最為廣泛的信息處理和信息傳輸的電子設備。由于計算機的特殊構造方式與工作方式，它不可避免地會向空間輻射電磁波 ，其信息電磁泄漏問題已經對信息安全和保密構成了嚴重威脅 。研究表明，視頻電纜的輻射在整個視頻通路的輻射中占主導地位 。因此，如果我們在視頻信號傳輸到顯示器之前就對其進行處理，就可以有效地減少視頻信號被截獲的可能性，而一般視頻信息在視頻電纜中是串行傳輸方式，如果采用并行數據傳輸，并行數據即使在泄露后也是極難還原的 。本文所設計的視頻信息采集系統就是把視頻信號在發送到視頻電纜前先進行處理再傳輸到電纜上，采用現場可編程邏輯陣列（FPGA）為核心處理單元，系統程序在QUARTUSII環境中通過綜合仿真，結果表明整個系統既滿足視頻系統對實時性的要求，又減少了信息泄漏的可能性，驗證了方案的可行性。

2.系統描述：

系統簡化結構如圖1所示，采用AD公司高性能視頻專用模數轉換器件（ADC） AD9883，采集三路R，G，B模擬視頻信號，以高性能、高集成度、低功耗系列FPGA作為核心部件，利用FPGA的在系統可編程以及控制邏輯實現方式靈活等特點，產生系統需要的時序，完成數字視頻信號的讀取和兩片SDRAM的交替讀寫，并將以像素為單位的視頻信息轉換為位平面格式。FPGA處理完后就將結果通過并行電纜傳輸至顯示端適配卡，而顯示端適配卡則負責將位平面信息還原為像素格式。該系統能夠實現實時視頻數據流的無縫緩沖，同時實現對視頻信號的并行傳輸，降低在數據傳輸過程中的電磁泄露。系統主要包括A/D轉換部分、幀存取部分和數據變換部分，下面分別對這三個部分進行介紹。

3.A/D轉換部分

A/D轉換部分選用的是AD9883，其主要特點是：1）高達300M的帶寬和140MHZ的轉換速率；

圖1 采集系統結構圖

2）三路獨立的0-1.0V的輸入信號范圍，非常適合采樣視頻信號；3）提供I2C總線接口，以適應多種應用 ［4］。

AD9883芯片在使用前需要根據實際的功能指標對內部寄存器進行初始化，初始化過程依靠AD9883的SDA和SCL兩引腳進行，時序符合I2C總線時序標準。采用支持I2C總線協議的P89LPC932A1PLCC28單片機實現對AD9883的初始化，硬件連接如圖2，

圖2 AD9883A初始化電路圖

4.幀存取部分：

輸入和輸出緩沖電路一般有三種結構方式：雙口RAM結構，FIFO結構，乒乓緩存結構 ［5］。數字視頻處理系統的突出特點是視頻數據的流量非常大，因此，系統必須建立快速、有序的視頻數據輸入、輸出機制，盡可能采用高速的FPGA，并在此基礎上，采用適應于高速FPGA的乒乓緩存結構。由于SDRAM同時具有SRAM存取速度快和DRAM集成度的優點，所以在這里選用SDRAM作為幀存儲單元，兩片SDRAM讀寫地址和切換信號的產生均由高速FPGA完成，其整體結構如圖3所示。

4.1SDRAM工作原理

SDRAM與SRAM不同，它只能將數據保持很短的時間。為了保持數據，SDRAM必須隔一段時間刷新一次，如果存儲單元沒有被刷新，數據就會丟失。SDRAM通常包括2個或4個bank，由地址線復用選通行和列地址訪問SDRAM內部存儲單元，這種方式有效的減少了地址線，擴大了地址訪問空間。當設計FPGA實現對SDRAM的讀寫控制時，首先必須對SDRAN進行初始化配置，即寫模式寄存器，以確定CAS潛伏期，突發傳輸模式等工作模式；然后，經過激活命令激活對應地址的bank，同時輸入行地址。最后，通過讀命令或者寫命令輸入列地址，將相應數據讀出或者寫入到對應的地址。操作完成后用相關命令中止讀或寫操作 ［6］ ［7］ 。

圖3 幀存取單元電路圖

4.2寫地址發生電路：

寫的過程是將三路24bit R，G，B數字信號寫入SDRAM中，所選用SDRAM是32位，剩余高8位補0。寫地址發生電路產生數據寫入RAM時需要的行，列選通信號ras_w，cas_w，寫允許信號we_w，寫地址信號add_w以及塊選擇信號bank_w。寫地址發生電路核心是兩個11位計數器，當列數計到最大列數值時，通過預充電命令關閉所在行，并把行數加1，在下一個時鐘周期先激活下一行，再進行寫入，寫地址發生仿真波形如圖4所示。

圖4 寫地址發生仿真

4.3讀地址發生電路

讀的過程是將存儲在SDRAM中的數據讀到視頻傳輸電纜上，讀地址同樣產生讀RAM所需要的控制及地址信號。與寫地址控制電路不同的是，讀取過程有讀潛伏期CL，即從CAS與讀取命令發出到第一筆數據輸出的這段時間，所以在一行讀完的時候，先執行兩個空操作命令再預充電關閉所在行。同時在讀方式上采用突發連續讀取模式，突發長度BL設定為8，只要在起始列地址發送列地址和讀命令即可，以后的尋址與數據的讀取自動進行，這樣可以大大降低對控制資源的占用，讀地址發生仿真波形 如圖5所示。

圖5 讀地址發生仿真

4.4讀寫切換電路

讀寫切換電路實現兩片SDRAM的交替讀寫，在一幀時間內一個SDRAM向顯示器輸出圖象信號，另一個接收來自顯卡端的R，G，B信號，在下一幀兩個SDRAM進行讀寫切換，這樣循環下去。讀寫切換信號switch由場同步信號VS經過二分頻產生，周期為2倍場同步信號周期，在其為低電平時，向SDRAM1寫入數據，高電平時從中讀出數據。除了完成讀寫地址信號切換，還要實現數據輸出切換，這里把SDRAM數據線與FPGA的接口定義為inout端口類型，由switch信號決定端口處于輸出還是輸入模式。

5.數據變換部分

前面說過，把串行視頻信號轉換為并行信號可以大大降低信號在視頻傳輸電纜上的信息泄露，但如果簡單的將模擬視頻信號轉換為數字信號后直接進行傳輸，雖然數據是并行傳輸的，但同時傳輸的只是一個像素的不同位灰度信息，因此，從像素角度來考慮，仍然是串行傳輸的。所以在視頻信號送至傳輸電纜之前就進行位面分層格式轉換，使得并行電纜上能同時傳輸多個像素，實現真正意義上的并行，即基于像素的并行傳輸。

以紅色信號為例，FPGA從SDRAM中讀出8個像素的R（紅色，8位）灰度數據，經過轉換后成為位面分層格式，再經過8次并行連續輸出，寬度為8位，這樣將8個像素的R灰度數據R7－R0同時連續輸出，R灰度數據位面分層示意圖如圖6所示。經過接收端電路的處理，將會還原到原始的灰度數據。這樣，就將傳統的串行模擬傳輸，變為并行數字傳輸，增加了信息被截獲后復現的難度，保證了信息的安全傳輸。

圖6 位面分層輸出示意圖

6.結論

以高速FPGA作為核心處理器件，完成了防視頻信息泄漏系統數據發送端的設計，選用SDRAM作為緩沖存儲器，在數據發送端先對視頻信號進行位面分層格式轉換，實現真正意義上的象素并行傳輸，減少了信息泄漏的危險，經過軟件仿真和硬件實現，論證了此方案的可行性。

本文作者創新點：

1.器件選擇：選用視頻專用ADC，高速可編程邏輯器件FPGA，選用SDRAM作為緩沖存儲單元，速度快，保證了視頻信息傳輸的實時性要求；

2.結構設計：由于SDRAM的行列地址復用等特點，采用FPGA作為核心處理器，在一片FPGA內設計了SDRAM的讀/寫，切換控制器；

3.防信息泄漏算法：很多參考文獻中指出，并行傳輸的信號很難被還原；因此在視頻信息發送到傳輸電纜之前就把串行傳輸的信號轉換為并行，這里的并行不是簡單的將模擬視頻信號轉換為數字信號后直接進行傳輸，雖然數據是并行傳輸的，但同時傳輸的只是一個像素的不同位灰度信息，因此，從像素角度來考慮，仍然是串行傳輸的。所以在視頻信號送至傳輸電纜之前就進行位面分層格式轉換，使得并行電纜上能同時傳輸多個像素，實現真正意義上的并行。

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