為了解決這些不足，可在數(shù)據(jù)采樣部分采用高速A／D轉(zhuǎn)換芯片ADS7864，即在數(shù)據(jù)采集的控制部分則利用FPGA(可編程邏輯器件)直接控制ADS7864對(duì)模擬信號(hào)進(jìn)行采樣。然后將轉(zhuǎn)換好的12位二進(jìn)制
2011-10-25 16:18:49
1916 
本文利用ADS1298芯片的高精度，以FPGA為主控制芯片，通過將工頻陷波、帶通濾波等模擬部分轉(zhuǎn)移到數(shù)字側(cè)，在保證性能的前提下簡(jiǎn)化腦電信號(hào)放大與調(diào)理的模擬電路，實(shí)現(xiàn)便攜式腦電信號(hào)的采集。##本系統(tǒng)
2014-01-25 10:42:314887 的問題進(jìn)行了討論。 引言 鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號(hào)處理，調(diào)制解調(diào)，時(shí)鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實(shí)現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，具有精度高
2018-10-25 09:17:138237 ADS7864 - 500kHz, 12-Bit, 6-Channel Simultaneous Sampling ANALOG-TO-DIGITAL CONVERTER - Burr-Brown Corporation
2022-11-04 17:22:44
EVAL MODULE FOR ADS7864M
2023-03-30 11:46:47
畢業(yè)設(shè)計(jì)是做電能質(zhì)量監(jiān)測(cè)系統(tǒng)，主要是用s3c2410做的，要添加一個(gè)ADS7864設(shè)備采集電能，然后顯示出來，如何驅(qū)動(dòng)ADs7864呢？有做過這個(gè)的社友嗎？是不是驅(qū)動(dòng)了就可以顯示呢？
2012-03-24 12:44:22
該文章是完全原創(chuàng)，用最簡(jiǎn)潔的語言講清楚FPGA實(shí)現(xiàn)負(fù)反饋的精要。震撼！FPGA實(shí)現(xiàn)負(fù)反饋控制純數(shù)字鎖相環(huán)！.zip (225.26 KB )
2019-04-30 04:50:41
可現(xiàn)在遇到一個(gè)問題，系統(tǒng)的晶振是40M，可我需要一個(gè)160M的輸出信號(hào)，怎么才能在FPGA內(nèi)部實(shí)現(xiàn)倍頻呢？我看了它的說明書，上面說可以實(shí)現(xiàn)倍頻，有PLL功能可是卻沒有具體的說明怎么實(shí)現(xiàn)倍頻，用什么方法實(shí)現(xiàn)，能實(shí)現(xiàn)多少倍頻？用軟件實(shí)現(xiàn)，還是硬件實(shí)現(xiàn)？不知道大俠們是怎么實(shí)現(xiàn)倍頻的，能否告知一二？
2013-12-04 22:31:39
)設(shè)計(jì)交通燈控制電路 采用可編程器件(FPGA/CPLD)設(shè)計(jì)數(shù)字鐘 基于VHDL建模實(shí)現(xiàn)FSK的調(diào)制與解調(diào) 數(shù)字鎖相環(huán)法位同步信號(hào) 基于FPGA的碼速調(diào)整電路的建模與設(shè)計(jì) 基于VHDL或
2012-02-10 10:40:31
本帖最后由 1154286643 于 2015-11-2 17:30 編輯
哪位大哥會(huì)光電編碼器倍頻的啊？用于伺服電機(jī)的，現(xiàn)在要實(shí)現(xiàn)一個(gè)十倍頻以上的電路，A相信號(hào)超前B相90度，用FPGA
2015-11-02 14:04:27
請(qǐng)問各位，有誰知道有什么鎖相放大芯片不，常規(guī)的是利用乘法器加濾波器來完成鎖相放大的，我做了一個(gè)，但信號(hào)不是很好，雜波嚴(yán)重。有誰做過相關(guān)電路嗎？（百度：）鎖相放大器是一種對(duì)交變信號(hào)進(jìn)行相敏檢波的放大器
2013-04-20 21:01:19
第十七章IP核之PLL實(shí)驗(yàn)PLL的英文全稱是Phase Locked Loop，即鎖相環(huán)，是一種反饋控制電路。PLL對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行系統(tǒng)級(jí)的時(shí)鐘管理和偏移控制，具有時(shí)鐘倍頻、分頻、相位偏移和可編程
2022-01-18 09:23:55
的時(shí)鐘芯片CDCE421A，無源晶振30M無源晶振輸入，30MLVDS輸出，用于產(chǎn)生AD的低抖動(dòng)時(shí)鐘。 AD的電源使用1.8V，電源使用LDO轉(zhuǎn)為1.8V后分為模擬電和數(shù)字電，兩者之間使用電感隔離
2018-11-13 15:09:03
Actel FPGA PLL鎖相環(huán)的最大能達(dá)到幾倍頻幾分頻？我在網(wǎng)上查了一下有人說是20倍頻，10分頻，但是我沒有在芯片手冊(cè)里面找到資料，想要確認(rèn)一下。
2014-12-04 11:25:15
DEMO BOARD FOR ADS7864
2023-03-30 11:47:20
，目前我主要是負(fù)責(zé)數(shù)字鎖相鎖相放大器的研究工作，同時(shí)采用DSP芯片做了前期的工作，其他部分已近基本做好。目需要集成在一起，還需要RAM芯片等實(shí)現(xiàn)相應(yīng)的算法，經(jīng)過對(duì)比，我覺得該板能夠很好的代替目前實(shí)驗(yàn)組采用的多控制芯片的設(shè)計(jì)，簡(jiǎn)化外圍。希望能得到這款板子進(jìn)行設(shè)計(jì)，謝謝。
2015-07-01 02:21:16
摘 要:提出了一種基于FPGA的任意鎖相倍頻算法。通過對(duì)倍頻系統(tǒng)總體結(jié)構(gòu)的分析,提出了實(shí)現(xiàn)該算法的原理及其具體的設(shè)計(jì)方法,同時(shí)提供了一個(gè)基于FPGA器件完成的設(shè)計(jì)實(shí)例。仿真和實(shí)測(cè)結(jié)果表明了該算法的正確性及可實(shí)現(xiàn)性,并在實(shí)際的項(xiàng)目中驗(yàn)證了該算法的良好性能。
2013-12-04 22:29:00
。傳統(tǒng)的鎖相環(huán)各個(gè)部件都是由模擬電路實(shí)現(xiàn)的，一般包括鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)三個(gè)環(huán)路基本部件。 隨著數(shù)字技術(shù)的發(fā)展，全數(shù)字鎖相環(huán)ADPLL(AllDigital
2010-03-16 10:56:10
FPGA（可編程邏輯器件）直接控制ADS7864對(duì)模擬信號(hào)進(jìn)行采樣。然后將轉(zhuǎn)換好的12位二進(jìn)制數(shù)據(jù)迅速存儲(chǔ)到FPGA內(nèi)部的存儲(chǔ)器中。為了提高諧波測(cè)量的精度，還可采用硬件描述語言VHDL來設(shè)計(jì)數(shù)字鎖相
2021-07-01 08:30:00
波，另1路用于再生能耗調(diào)節(jié)制動(dòng)電流。三相換相PWM經(jīng)驅(qū)動(dòng)電路控制電機(jī)的換相，這3路PWM只用于換相不進(jìn)行調(diào)制，由斬波環(huán)節(jié)進(jìn)行調(diào)制。電機(jī)繞組電流經(jīng)求偏、放大、濾波通過A/D(ADS7864)轉(zhuǎn)換進(jìn)人
2016-02-01 14:44:30
本帖最后由 eehome 于 2013-1-5 09:44 編輯
基于FPGA的數(shù)字鎖相放大器的設(shè)計(jì)與研究
2012-11-22 11:30:17
HDL硬件描述語言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。關(guān)鍵詞：FPGA；三相鎖相環(huán)；乘法復(fù)用；CORDIC
2019-06-27 07:02:23
隨著集成電路技術(shù)的不斷進(jìn)步，數(shù)字化應(yīng)用逐漸普及，在數(shù)字通信、電力系統(tǒng)自動(dòng)化等方面越來越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實(shí)現(xiàn)、省資源。本文綜合以上考慮，在一片FPGA中以Quartus II為平臺(tái)用VHDL實(shí)現(xiàn)了一個(gè)全數(shù)字鎖相環(huán)功能模塊，構(gòu)成了片內(nèi)鎖相環(huán)。
2019-10-10 06:12:52
通過對(duì)平均值相位差計(jì)原理的分析和程序設(shè)計(jì)、仿真，用FPGA芯片實(shí)現(xiàn)了一個(gè)高精度、寬頻率范圍的相位差計(jì)。該測(cè)量方法的最大優(yōu)點(diǎn)是系統(tǒng)電路簡(jiǎn)單，不需要鎖相環(huán)，占用的邏輯資源少，選用低端FPGA芯片完全能滿足要求，大大提高了被測(cè)信號(hào)的頻率范圍及測(cè)量精度，具有一定的應(yīng)用價(jià)值。
2021-05-10 06:04:50
FPGA芯片是由哪些部分組成的？如何去實(shí)現(xiàn)一種基于FPGA芯片的可重構(gòu)數(shù)字電路設(shè)計(jì)？
2021-11-05 08:38:57
鎖相環(huán)是什么工作原理？如何采用FPGA與頻率綜合器ADF4111相結(jié)合的方法實(shí)現(xiàn)數(shù)字鎖相式頻率源的設(shè)計(jì)?
2021-04-14 07:00:20
全數(shù)字鎖相環(huán)由那幾部分組成？數(shù)字鎖相環(huán)的原理是什么？如何采用VHDL實(shí)現(xiàn)全數(shù)字鎖相環(huán)電路的設(shè)計(jì)？
2021-05-07 06:14:44
鎖相環(huán)是倍頻電路的主要實(shí)現(xiàn)方式，直接決定倍頻的成敗。傳統(tǒng)的鎖相環(huán)各個(gè)部件都是由模擬電路實(shí)現(xiàn)的。
2019-10-18 08:01:28
數(shù)字鎖相環(huán)頻率合成系統(tǒng)的工作原理CPU控制數(shù)字鎖相環(huán)頻率合成系統(tǒng)FPGA實(shí)現(xiàn)
2021-04-09 06:20:37
現(xiàn)在要做FPGA控制ADS8344E這個(gè)芯片，實(shí)現(xiàn)A/D轉(zhuǎn)換。可是看完時(shí)序圖之后不知道該怎么下手，特別是需要延時(shí)的地方，應(yīng)該用狀態(tài)機(jī)實(shí)現(xiàn)延時(shí)還是其他方法？請(qǐng)各位前輩不吝賜教。
2016-11-23 22:23:29
本文介紹了電荷泵鎖相環(huán)電路鎖定檢測(cè)的基本原理，通過分析影響鎖相環(huán)數(shù)字鎖定電路的關(guān)鍵因子，推導(dǎo)出相位誤差的計(jì)算公式。并以CDCE72010 為例子，通過實(shí)驗(yàn)驗(yàn)證了不合理的電路設(shè)計(jì)或外圍電路參數(shù)是如何影響電荷泵鎖相環(huán)芯片數(shù)字鎖定指示的準(zhǔn)確性。
2021-04-20 06:00:37
請(qǐng)教一下大神鎖相環(huán)是如何實(shí)現(xiàn)倍頻的？
2023-04-24 10:15:39
ADS7864與TMS320VC5402連接的時(shí)候，busy、rd、cs等控制信號(hào)需要進(jìn)行電平轉(zhuǎn)換嗎？如果用74lvc4245電平轉(zhuǎn)換的話，dir引腳的高電平是3.3v還是5v，dir接dsp上
2019-05-23 10:56:49
根據(jù)ADS7864的手冊(cè)，HOLDX引腳拉低啟動(dòng)一次轉(zhuǎn)換，這里所說的轉(zhuǎn)換應(yīng)該可以說成是采樣。但是，AD內(nèi)部開始一次新的轉(zhuǎn)換時(shí)，BUSY引腳電平變低。這里所說的轉(zhuǎn)換不應(yīng)該說是采樣了。是不是先是采樣，然后才是轉(zhuǎn)換，也就是說HOLDX的下降沿先于BUSY的下降沿？?jī)蓚€(gè)下降沿之間的時(shí)間間隔是固定的嗎？
2019-06-13 07:24:30
想要解決的問題是：我們之前用的是ad630在鎖相的，對(duì)于一個(gè)4khz的有用信號(hào)，我們是通過輸入8khz（二倍頻率）的方波作為參考信號(hào)來提取二次諧波信號(hào)的。現(xiàn)在，想要實(shí)現(xiàn)的就是，用同頻率的方波作為參考信號(hào)，來鎖相，提取得到其二倍頻的信號(hào)。有哪些芯片可以實(shí)現(xiàn)該功能呢？期待您的回復(fù)。萬分感謝。
2018-09-19 10:01:30
看了ADS7864的手冊(cè)，采樣開始是通過將HOLDX引腳拉低引起的，那么采樣結(jié)束是不是要將HOLDX引腳拉高啊？采樣時(shí)間（決定采多少個(gè)點(diǎn)）是不是就是下降沿與上升沿之間的間隔？
2019-06-14 10:48:06
和各路倍頻的脈沖寬度由時(shí)鐘控制，倍頻后的脈沖寬度均勻一致。 運(yùn)用FPGA實(shí)現(xiàn)4倍頻、鑒相電路，采用全數(shù)字反饋電路的設(shè)計(jì)方法，由于倍頻、鑒相電路設(shè)計(jì)在同一芯片上，一方面，FPGA門電路高數(shù)量較大，時(shí)鐘頻率
2019-06-10 05:00:08
The ADS7864 is a dual 12-bit, 500kHz Analog-to-Digital (A/D) converter with 6 fully differential
2008-04-09 11:17:57
25 ads7864中文資料是德州儀器（TI）公司Burr-Brown產(chǎn)品部推出的快速六通道全差分輸入的雙12位A/D轉(zhuǎn)換器。它能以500kHz的采樣率同時(shí)進(jìn)行六通道信號(hào)采樣，特別適用于馬達(dá)控制和電力監(jiān)控
2008-04-09 11:23:3571 智能全數(shù)字鎖相環(huán)的設(shè)計(jì)
摘要： 在FPGA片內(nèi)實(shí)現(xiàn)全數(shù)字
2008-08-14 22:12:5156 智能全數(shù)字鎖相環(huán)的設(shè)計(jì)：在FPGA片內(nèi)實(shí)現(xiàn)全數(shù)字鎖相環(huán)用途極廣。本文在集成數(shù)字鎖相環(huán)74297的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計(jì)了鎖相狀態(tài)檢測(cè)電路，配合CPU對(duì)環(huán)路濾波參數(shù)進(jìn)行動(dòng)態(tài)智能配
2009-06-25 23:32:5772 基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì):
2009-06-26 17:30:59141 一種FPGA時(shí)鐘網(wǎng)絡(luò)中鎖相環(huán)的實(shí)現(xiàn)方案:摘 要：本文闡述了用于FPGA 的可優(yōu)化時(shí)鐘分配網(wǎng)絡(luò)功耗與面積的時(shí)鐘布線結(jié)構(gòu)模型。并在時(shí)鐘分配網(wǎng)絡(luò)中引入數(shù)字延遲鎖相環(huán)減少時(shí)鐘偏差，探
2009-08-08 09:07:2225 采用AT89C2051 單片機(jī)設(shè)計(jì)了一種單片鎖相倍頻電路，利用片內(nèi)定時(shí)器和數(shù)字算法實(shí)現(xiàn)了對(duì)輸入信號(hào)的同步鎖相和倍頻，并輸出倍頻信號(hào)。實(shí)驗(yàn)結(jié)果驗(yàn)證了設(shè)計(jì)的正確性。
2009-09-14 15:04:1680 The ADS7864 is a dual 12-bit, 500kHz analog-to-digital (A/D) converter with 6 fully differential
2010-06-01 16:16:1215 ADS7864M E
2010-06-01 16:20:2379 鎖相環(huán)被廣泛應(yīng)用于電力系統(tǒng)的測(cè)量和控制中。介紹了一種新型的基于比例積分控制邏輯的全數(shù)字鎖相環(huán)。通過對(duì)其數(shù)學(xué)模型的分析，闡述了該鎖相環(huán)的各項(xiàng)性能指標(biāo)與設(shè)計(jì)參數(shù)的
2010-07-02 16:54:1030
鎖相型倍頻器
2009-04-11 10:27:15781 
摘要： 在FPGA片內(nèi)實(shí)現(xiàn)全數(shù)字鎖相環(huán)用途極廣。本文在集成數(shù)字鎖相環(huán)74297的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計(jì)了鎖相狀態(tài)檢測(cè)電路，配合CPU對(duì)環(huán)路濾波參數(shù)進(jìn)行動(dòng)態(tài)智
2009-06-20 12:39:321408 
不帶鎖相環(huán)的倍頻器
2009-09-17 16:11:00857 
12位A/D轉(zhuǎn)換器ADS7864在電網(wǎng)諧波分析儀中的應(yīng)用
ADS7864是Burr-Brown公司開發(fā)的12位6通道A/D轉(zhuǎn)換器，介紹了ADS7864的工作原理、內(nèi)部結(jié)構(gòu)、工作模式及編程
2009-10-25 09:45:062040 
寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)及基于FPGA的實(shí)現(xiàn)數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實(shí)現(xiàn)的
2009-11-23 21:00:581187 
有源電力濾波器中鎖相倍頻電路的實(shí)現(xiàn)
有源電力濾波器（Active Power Filter, APF）是一種動(dòng)態(tài)抑制諧波和補(bǔ)償無功的電力電子裝置。鎖相倍頻電路是有源電
2009-12-03 10:24:221786 
基于fpga的鎖相環(huán)位同步提取電路
該電路如圖所示，它由雙相高頻時(shí)鐘
2010-10-08 12:00:231483 
FPGA 中的DLL 是一種很好的資源，特別是較高頻率的時(shí)候，應(yīng)用較廣。它可以對(duì)時(shí)鐘進(jìn)行倍頻、鎖相等操作。通過設(shè)計(jì)掌握DLL 的各種應(yīng)用：倍頻，分頻，鎖相，以及移相的操作，編程演示
2011-05-11 09:38:540 頻率跟蹤的 鎖相環(huán)電路 由專用鎖相芯片CD4046和分頻芯片CD4040組成，以實(shí)現(xiàn)工頻信號(hào)的鎖相倍頻，分頻比為1/64。在工頻信號(hào)恰好為50 Hz的情況下，該電路的鎖相倍頻頻率為5064=3 200 Hz，相
2011-10-26 11:17:478574 
鎖相環(huán)英文為PLL，即PLL鎖相環(huán)。可以分為模擬鎖相環(huán)和數(shù)字鎖相環(huán)。兩種分類的鎖相環(huán)原理有較大區(qū)別，通過不同的鎖相環(huán)電路實(shí)現(xiàn)不同的功能。
2011-10-26 12:40:28
本文介紹了鎖相環(huán)集成電路CD4046 的內(nèi)部結(jié)構(gòu)功能及特點(diǎn),并給出在高倍鎖相倍頻器中的應(yīng)用。
2011-11-11 15:52:35420 紹了數(shù)字倍頻電路的工作原理，分析了倍頻器產(chǎn)生誤差的原因，然后給出用VHDL語言來實(shí)現(xiàn)數(shù)字倍頻器的方法，并用Max+plusII通過仿真進(jìn)行了驗(yàn)證。
2011-12-07 13:47:3070 基于FPGA的數(shù)字鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)技術(shù)論文
2015-10-30 10:38:359 Xilinx FPGA工程例子源碼：用FPGA實(shí)現(xiàn)數(shù)字鎖相環(huán)
2016-06-07 15:07:4537 ADS7864
2017-03-04 17:52:581 一、設(shè)計(jì)目標(biāo) 基于鎖相環(huán)的理論，以載波恢復(fù)環(huán)為依托搭建數(shù)字鎖相環(huán)平臺(tái)，并在FPGA中實(shí)現(xiàn)鎖相環(huán)的基本功能。 在FPGA中實(shí)現(xiàn)鎖相環(huán)的自動(dòng)增益控制，鎖定檢測(cè)，鎖定時(shí)間、失鎖時(shí)間的統(tǒng)計(jì)計(jì)算，多普勒頻偏
2017-10-16 11:36:4518 環(huán)技術(shù)設(shè)計(jì)了倍頻電路。首先論述了鎖相環(huán)的基本原理和環(huán)路濾波器的參數(shù)設(shè)計(jì)方法，然后利用ADS軟件對(duì)鎖相環(huán)的環(huán)路濾波器進(jìn)行了設(shè)計(jì)和仿真。最后，將設(shè)計(jì)的環(huán)路濾波器應(yīng)用于實(shí)際電路，并給出了測(cè)試結(jié)果。
2017-12-07 14:46:4712 DSP（數(shù)字信號(hào)處理器）、ASIC（專用集成電路）和FPGA（現(xiàn)場(chǎng)可編程門陣列）三種不同方式完成。［2］采用FPGA的方式適合與對(duì)速率要求較高的可編程環(huán)境，本設(shè)計(jì)使用Xilinx公司Spartan3E的FPGA通過對(duì)TI的ADS1256芯片控制并完成模數(shù)轉(zhuǎn)換功能。
2017-12-21 09:47:454806 
本文主要介紹了數(shù)字移相器的設(shè)計(jì)電路圖大全（移相電路/倍頻電路/AD5227/鎖相環(huán)）。移相器廣泛應(yīng)用于各種電路，但由于在放大器中的偏差以及電容公差，通常很難實(shí)現(xiàn)電路精確控制所需的精確移相。電路利用
2018-05-10 09:31:1828540 
模塊或者IP核，然后組合起來就可以實(shí)現(xiàn)一個(gè)簡(jiǎn)單的功能。全數(shù)字鎖相環(huán)（DPLL）就是其中一個(gè)典型的例子。然而DPLL在應(yīng)用時(shí)存在很多缺陷，例如鎖相時(shí)間長(zhǎng)、捕捉帶窄等。為了避免這些缺點(diǎn)，本文設(shè)計(jì)了一種全新的相位跟蹤倍頻系統(tǒng)，有效地改善了DPLL的這些指標(biāo)，并在項(xiàng)目中得到了良好的應(yīng)用。
2018-07-31 10:51:412287 
關(guān)鍵詞：9316 , 倍頻器 如圖所示為鎖相型倍頻電路。該電路可以將1MHz的標(biāo)準(zhǔn)頻率變換成10MHz的參考頻率。輸出頻率穩(wěn)定性和準(zhǔn)確度將和1MHz標(biāo)準(zhǔn)頻率的穩(wěn)定性和準(zhǔn)確度相同。電路中使用的鎖相
2018-09-28 09:41:01716 大規(guī)模的數(shù)字系統(tǒng)已經(jīng)可以通過可編程邏輯電路來實(shí)現(xiàn)單片集成，即用一個(gè)芯片完成整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。因此將CPU控制的數(shù)字鎖相環(huán)頻率合成系統(tǒng)集成在一塊可編程邏輯芯片中實(shí)現(xiàn)已經(jīng)成為可能。本系統(tǒng)由多個(gè)可編程的數(shù)字分頻器、數(shù)字鑒頻-鑒相器以及協(xié)調(diào)控制工作的CPU組成。
2020-03-11 10:30:58918 
隨著集成電路技術(shù)的不斷進(jìn)步，數(shù)字化應(yīng)用逐漸普及，在數(shù)字通信、電力系統(tǒng)自動(dòng)化等方面越來越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實(shí)現(xiàn)、省資源。本文綜合以上考慮，在一片FPGA中以Quartus II為平臺(tái)用VHDL實(shí)現(xiàn)了一個(gè)全數(shù)字鎖相環(huán)功能模塊，構(gòu)成了片內(nèi)鎖相環(huán)。
2020-07-16 09:16:082465 
鎖相環(huán)路是一種反饋控制電路，簡(jiǎn)稱鎖相環(huán)（ PLL）。鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤， 所以鎖相環(huán)通常
2020-08-06 17:58:2524 本文提出了一種適用范圍廣泛的全數(shù)字鎖相環(huán)（ADPLL）實(shí)現(xiàn)方法．在鎖相環(huán)輸入頻率未知的情況下，實(shí)現(xiàn)鎖相鎖頻功能。本文從全數(shù)字鎖相環(huán)的基本實(shí)現(xiàn)方式入手．進(jìn)行改進(jìn)，并使用VH DL語言建模，使用FPGA進(jìn)行驗(yàn)證。
2021-01-26 15:03:0065 本文提出了一種適用范圍廣泛的全數(shù)字鎖相環(huán)（ADPLL）實(shí)現(xiàn)方法．在鎖相環(huán)輸入頻率未知的情況下，實(shí)現(xiàn)鎖相鎖頻功能。本文從全數(shù)字鎖相環(huán)的基本實(shí)現(xiàn)方式入手．進(jìn)行改進(jìn)，并使用VH DL語言建模，使用FPGA進(jìn)行驗(yàn)證。
2021-01-26 15:03:0018 鎖相環(huán)路誕生于20世紀(jì)30年代。近年來，鎖相技術(shù)在通信、航天、測(cè)量、電視、原子能、電機(jī)控制等領(lǐng)域，能夠高性能地完成信號(hào)的提取、信號(hào)的跟蹤與同步，模擬和數(shù)字通信的調(diào)制與解調(diào)、頻率合成、濾波等功能
2021-03-31 11:59:114204 
電子發(fā)燒友網(wǎng)為你提供數(shù)字鎖相電路的設(shè)計(jì)與實(shí)現(xiàn)資料下載的電子資料下載，更有其他相關(guān)的電路圖、源代碼、課件教程、中文資料、英文資料、參考設(shè)計(jì)、用戶指南、解決方案等資料，希望可以幫助到廣大的電子工程師們。
2021-04-17 08:44:204 基于FPGA的寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)簡(jiǎn)介說明。
2021-06-01 09:41:1426 基于FPGA的高性能全數(shù)字鎖相環(huán)
2021-06-08 11:09:0145 PLL鎖相環(huán)倍頻是一種用于改變輸入信號(hào)頻率的技術(shù)，它可以將輸入信號(hào)的頻率放大或縮小，以達(dá)到某種特定的目的。
2023-02-14 15:56:351939 模擬鎖相環(huán)和數(shù)字鎖相環(huán)的主要區(qū)別在于它們的控制方式不同。模擬鎖相環(huán)是通過模擬電路來控制頻率和相位，而數(shù)字鎖相環(huán)是通過數(shù)字信號(hào)處理技術(shù)來控制頻率和相位。此外，模擬鎖相環(huán)的精度較低，而數(shù)字鎖相環(huán)的精度較高。
2023-02-15 13:47:533623 pll鎖相環(huán)倍頻的原理? PLL鎖相環(huán)倍頻是一種重要的時(shí)鐘信號(hào)處理技術(shù)，廣泛應(yīng)用于數(shù)字系統(tǒng)、通信系統(tǒng)、計(jì)算機(jī)等領(lǐng)域，具有高可靠性、高精度、快速跟蹤等優(yōu)點(diǎn)。PLL鎖相環(huán)倍頻的原理涉及到鎖相環(huán)，倍頻
2023-09-02 14:59:241508 pll倍頻最大倍數(shù)? PLL倍頻是一種常見的電路設(shè)計(jì)技術(shù)，通常用于將信號(hào)的頻率提高到需要的倍數(shù)。PLL倍頻的實(shí)現(xiàn)原理比較復(fù)雜，通常需要使用精密的電路元件、時(shí)鐘信號(hào)以及數(shù)字信號(hào)處理器。本文將詳細(xì)介紹
2023-09-02 14:59:30811 鎖相環(huán)是如何實(shí)現(xiàn)倍頻的？? 鎖相環(huán)（Phase Locked Loop, PLL）是一種電路，用于穩(wěn)定和恢復(fù)輸入信號(hào)的相位和頻率。它可以廣泛應(yīng)用于通信、計(jì)算機(jī)、音頻等領(lǐng)域中。其中一個(gè)重要的應(yīng)用就是
2023-09-02 14:59:371594 鎖相環(huán)倍頻器鎖在基頻怎么辦？? 鎖相環(huán)倍頻器是一種基于相位鎖定原理的電子設(shè)備，它能夠?qū)⑤斎胄盘?hào)的頻率倍增。然而，有時(shí)候鎖相環(huán)倍頻器會(huì)鎖在基頻上，導(dǎo)致無法達(dá)到所要求的倍頻效果。這時(shí)候，我們需要采取一些
2023-09-02 15:12:31369 用FPGA的鎖相環(huán)PLL給外圍芯片提供時(shí)鐘 FPGA鎖相環(huán)PLL（Phase-Locked Loop）是一種廣泛使用的時(shí)鐘管理電路，可以對(duì)輸入時(shí)鐘信號(hào)進(jìn)行精確控制和提高穩(wěn)定性，以滿足各種應(yīng)用場(chǎng)
2023-09-02 15:12:341319 數(shù)字電路如何實(shí)現(xiàn)倍頻？? 數(shù)字電路是由數(shù)字電子器件以及邏輯門電路組成，可以用于處理數(shù)字信號(hào)或數(shù)字數(shù)據(jù)。其中最基本的電子器件有晶體管、二極管等，而邏輯門電路包括了與門、或門、非門、異或門等。在數(shù)字電路
2023-09-18 10:37:433084 、無線通信、數(shù)據(jù)轉(zhuǎn)換、模擬信號(hào)處理等眾多應(yīng)用領(lǐng)域。然而，頻繁的開關(guān)PLL的電源可能對(duì)其造成不良影響。 PLL芯片是由多個(gè)模擬電路和數(shù)字電路組成的。在PLL芯片中，鎖相環(huán)控制器是最重要的組成部分。這個(gè)控制器包含一個(gè)相位檢測(cè)器
2023-10-30 10:16:40267 fpga和數(shù)字ic區(qū)別 FPGA(現(xiàn)場(chǎng)可編程邏輯門陣列)和數(shù)字IC(集成電路)在設(shè)計(jì)、功能、應(yīng)用等方面存在顯著的區(qū)別。 FPGA和數(shù)字IC在設(shè)計(jì)上有不同的特點(diǎn)。FPGA是一種可以重構(gòu)電路的芯片
2024-03-14 18:08:23340
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