雷達抗干擾FPGA實現(xiàn)

1.副瓣匿影和副瓣對消聯(lián)合處理的基本原理

2.基于FPGA的副瓣匿影實現(xiàn)

3.FPGA程序時序錯誤對工程的影響

4.?如何優(yōu)化FPGA時序（一）

一、副瓣匿影和副瓣對消聯(lián)合處理的基本原理

1.雷達電子對抗環(huán)境中，針對噪聲干擾或者假目標干擾的單個干擾因素進行對抗的技術(shù)已相對成熟，但噪聲干擾往往和密集假目標復(fù)合存在，近年來噪聲加密集假目標復(fù)合干擾應(yīng)用手段得到發(fā)展，我們實際工程主要是對噪聲干擾和密集假目標分別進行了干擾效能分析，并提出了可以聯(lián)合采用這2?種干擾，達到對雷達同時壓制和欺騙目的．有源干擾主要是從副瓣進入雷達天線，為消除這種干擾，雷達普遍采用自適應(yīng)副瓣相消[(ASLC)和副瓣匿影SLB)?技術(shù);

2.2. ASLC?技術(shù)可以對消掉噪聲干擾，但無法抑制欺騙性干擾．而SLB?技術(shù)則主要利用主、輔天線增益的不同，對主輔通道信號的幅度進行比值，通過匿影門限的判決，從而抑制假目標干擾，但無法濾除噪聲干擾．

3.常規(guī)示意圖

三、FPGA程序時序錯誤對工程的影響

2.?時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準備好，綜合布線工具就可以根據(jù)這個約束調(diào)整與IPAD相連的Logic Circuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

3.分析時序，本質(zhì)上是節(jié)點對節(jié)點之間的時序分析，如果沒有節(jié)點，時序也就無從談起。在FPGA中，我們可以把節(jié)點當(dāng)作是寄存器與寄存器之間的時序分析，寄存器與寄存器之間可能還有一些組合邏輯充斥著。所以時序路徑通常有四大類：

（1）寄存器到寄存器類型，即reg2reg；

（2）輸入引腳到寄存器類型，即pin2reg；

（3）寄存器到輸出引腳類型，即reg2pin；

（4）輸入引腳到輸出引腳類型，即pin2pin；

針對上述四種基本時序路徑，最關(guān)心的就是數(shù)據(jù)信號和時鐘鎖存沿之間的建立時間和保持時間的關(guān)系。

///------------------------------------------------------

clc;

clear all;

close all;

x=[1 1 1 1 1 -1 -1 1 1 -1 1 -1 -1 ?1 1 1 -1];

N1=length(x);

res=conv(x,conj(fliplr(x)));

figure,plot(abs(res));

x=[x -x];N2=length(x);

figure,plot(x);

res=conv(x,conj(fliplr(x)));

figure,plot(abs(res));

//////////////////////

工程和代碼請看連接：

鏈接：https://pan.baidu.com/s/17A8yEISd4sAdrUUIqItgRg

提取碼：7ust

--來自百度網(wǎng)盤超級會員V6的分享

編輯：黃飛

?