摩爾定律最終將推動FPGA能力覆蓋ASIC要求，這是對可編程邏輯業務的一個基本早期認識。如今，器件成本在性能，上市時間，功耗，I / O容量以及其他功能方面都不如FPGA。許多ASIC客戶使用較老的工藝技術，降低了NRE成本，但降低了單芯片成本優勢。

FPGA不僅消除了前期掩蔽費用并降低庫存成本，而且通過消除整個類別的設計問題也降低了設計成本。這些設計問題包括晶體管級設計，測試，信號完整性，串擾，I / O設計和時鐘分配。

與低前期成本和簡單設計一樣重要的是，主要的FPGA優勢是即時可用性和降低的故障可見性。盡管大量的仿真時，ASIC第一次似乎很少是正確的。隨著晶圓制造周轉時間在幾個星期或幾個月內，芯片重新調整對時間安排造成重大影響，而且隨著掩膜成本的上升，芯片重新調整對公司日益增長的水平而言是顯而易見的。錯誤的高成本要求廣泛的芯片驗證。由于FPGA可以在幾分鐘內完成重做，因此FPGA設計不會因為錯誤而延誤數周。因此，驗證不一定要徹底。 “自我模仿”，俗稱“下載試用”，可以代替大量的模擬。

最后看一下ASIC生產風險：ASIC公司只有在客戶的設計投入生產時才賺錢。 在20世紀80年代，由于開發過程中需求的變化，產品故障或完全設計錯誤，只有三分之一的設計實際投入生產。 三分之二的設計損失了錢。 這些損失不僅由ASIC客戶承擔，還由ASIC供應商承擔，這些供應商的NRE收費很少包括他們的實際成本，從未在快速貶值的制造設施中彌補失去機會的成本。 另一方面，可編程邏輯公司和客戶仍然可以小批量賺錢，并且可以快速糾正小的錯誤，而不需要昂貴的掩模。

圖3.通用PAL架構。

B. FPGA ? VS ?PAL

可編程邏輯在FPGA之前就已經建立起來了。在20世紀80年代早期，EPROM編程的可編程陣列邏輯（PAL）已經開辟了一個市場。但是，FPGA具有體系結構優勢。為了理解FPGA的優勢，我們首先看看這些早期的80年代器件的簡單可編程邏輯結構。一個PAL設備，如圖3所示，由一個兩級邏輯結構組成。顯示輸入在底部。在左邊，一個可編程和陣列產生產品條款，以及輸入和它們的反轉的任何組合。右側塊中的固定或門完成宏單元產品術語的組合邏輯功能。每個宏單元輸出是芯片的輸出。宏單元中的可選寄存器并反饋到和陣列的輸入使得實現非常靈活的狀態機成為可能。

不是每一個功能都可以通過PAL的宏單元陣列實現一次，但是幾乎所有的常用功能都可以，而那些不可能通過陣列實現的功能。無論執行的功能還是位于陣列中的位置，通過PAL陣列的延遲都是相同的。 PAL具有簡單的擬合軟件，可將邏輯快速映射到陣列中的任意位置，而不會影響性能。 PAL適配軟件可以從獨立的EDA供應商處獲得，使IC制造商可以輕松地將PAL添加到他們的產品線中。

從制造的角度來看，PAL是非常有效的。 PAL結構與EPROM存儲器陣列非常相似，其中晶體管被密集地包裝以產生有效的實現。 PAL與存儲器非常相似，許多存儲器制造商能夠用PAL來擴展他們的產品線。當周期性內存業務出現停滯時，內存廠商進入可編程邏輯業務。

當考慮縮放時，PAL的架構問題是顯而易見的。在和陣列中的可編程點的數量隨著輸入數量的平方（更確切地說，輸入乘以乘積項）的平方增長。工藝縮放以收縮因數的平方來提供更多的晶體管。然而，陣列中的二次增加限制了PAL僅通過收縮因數線性增長邏輯。 PAL輸入和產品期限也很重，所以延遲隨著尺寸的增加而迅速增長。像任何這種類型的存儲器，PAL都具有跨越整個芯片的字線和位線。隨著每一代，所編程的晶體管的驅動與負載的比例下降。更多的投入或產品條款增加了這些線路的負載。增加晶體管尺寸以降低電阻也提高了總電容。為了保持速度，耗電量急劇上升。大型PAL在區域和性能上都是不切實際的。作為回應，在20世紀80年代，Altera率先推出了復雜可編程邏輯器件（CPLD），由多個PAL型塊組成，其中較小的交叉開關連接。但FPGA具有更具可擴展性的解決方案。

圖4.通用陣列FPGA架構。 4 4陣列，每行和每列有三條接線軌跡。 開關位于交叉點的圓上。 設備輸入和輸出分布在陣列周圍。