FPGA設計方法可以總結為一個簡單的設計流程，Altera的Quartus II軟件是全集成開發工具，完全支持這一設計流程。具體步驟如下。

　　（1）進行源文件的編輯和編譯。首先需要將設計思路用文本方式或圖形方式表達出來，進行排錯編譯，為進一步的邏輯綜合做準備。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。

　　（2）進行邏輯綜合和優化。將源文件經過一系列的操作，分解成一系列的邏輯電路及對應的關系，最終獲得門級電路甚至更底層的電路描述文件，即生成與FPGA/CPLD基本結構相對應的網表文件。

　　（3）進行目標器件的布線/適配。在選用的目標器件中建立起與網表文件符合的基本邏輯電路的對應關系。

　　（4）目標器件的編程下載。如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發現問題，即滿足原設計的要求，則可以將布線/適配器產生的配置/下載文件下載電纜載入目標芯片中。

　　（5）硬件仿真/硬件測試。將下載好程序的FPGA放在開發板上進行測試，以驗證設計思想與實際電路的偏差。

　　思考一下邏輯功能實現的共性，如果把這些邏輯門和寄存器組合到一個器件中會怎樣？從與門到或門，從或門到寄存器有固定的連接會怎樣呢？更進一步，如果有一種方法來設置輸入和與門之間的連接，以確定應使用哪些輸入，以及在哪里使用，又會怎樣呢？

　　這方面的思考導致了第一款可編程陣列邏輯器件PAL的產生，如圖1.5所示。

　　將邏輯門和輸出寄存器固定為通用邏輯后，選擇使用邏輯輸入及其互補邏輯，就可以建立任何邏輯功能。PAL主要由圖1.5中的三部分構成，多次復制這三部分就可以形成復雜PAL器件。這里顯示的可編程陣列是所選擇的輸入，將其連接到需要的與門。在輸入和進入與門的線之間進行連接，可實現線與操作。與門輸出構成乘積項。乘積項通過或門完成乘積和，從而產生最終函數輸出。

　　圖1.5 可編程陣列邏輯示意圖

　　然后，將其送入寄存器進行存儲或者同步。這一部分PAL通常被稱為宏單元。某些PAL包括了陣列反饋選項，以實現更復雜的邏輯功能，還可以完全旁路輸出寄存器，以建立異步輸出。需要指出的是，在目前的大部分器件中，所有這三部分共同構成了宏單元。這就是CPLD器件的情況。

　　這類器件的優點非常明顯。一個器件中的邏輯越多，電路板上需要的器件就越少。器件越少，意味著占用更少的電路板來實現邏輯，空出的電路板可以用于放置其他元件。更少的器件還意味著較低的總成本及功耗。邏輯功能連接不必跨過多個器件，避免了連接錯誤，也簡化了邏輯功能的測試和調試。PAL還可以實現設計安全性。

　　PAL在設計上還非常靈活，設計人員采用一類器件就能夠建立很多不同的設計，不用擔心邏輯的可用性。這種靈活性使可編程邏輯設計實現起來更復雜，但與PAL配套產生了很多自動設計工具，它們簡化了設計過程，縮短了設計時間。PAL最強的功能在于它可以支持在系統編程和重新編程，很容易修復故障或者更新設計，而不需要替換電路板元件。

　　早期PAL器件編程甚至當前閃存技術的關鍵都在于編程陣列中跨線連接所使用的特殊晶體管。這些特殊晶體管被稱為浮柵晶體管，因為它們含有第二個柵極，浮在標準選擇柵極和器件基底其他部分之間。兩類最典型的浮柵晶體管是FAMOS（浮柵雪崩注入MOS晶體管）和FLOTOX（浮柵溝道氧化晶體管）。

　　如果不進行任何設置，這兩類晶體管都可以用做標準n型晶體管：當電壓加在柵極上時，晶體管源極和漏極之間導通。兩類晶體管都可以采用相似的方法進行設置來改變這種工作方式。漏極和柵極之間加上足夠的設置電壓后，電子被“限制”在浮柵上，即使在所選柵極上加上標準工作電壓，晶體管也不會導通。

　　這樣，設置浮柵晶體管使之總是“關斷”，這實際上是一個開關。FLOTOX晶體管還需要一個額外的選擇晶體管，這是因為未設置的FLOTOX晶體管有時像p型晶體管，柵極接地時導通。選擇晶體管防止了這一現象的發生。

　　這兩類浮柵晶體管的主要不同點在于它們重新編程的方式。FAMOS晶體管需要用紫外強光迫使被俘獲的電子回到基底。使用FAMOS晶體管的器件是可擦除可編程ROM，即EPROMS。簡單的置反漏極-柵極編程電壓就可以擦除FLOTOX晶體管。由于用電就可以擦除FLOTOX晶體管，用于實現電擦除可編程ROM，即EEPROM，它們非常適合在系統編程。