可以復制上一個實例cy4ex7的整個工程文件夾，更名為cy4ex8。然后在Quartus II中打開這個新的工程。

Cyclone IV的PLL輸入一個時鐘信號，最多可以產生5個輸出時鐘，輸出的頻率和相位都是可以在一定范圍內調整的。

下面我們來看本實例如何配置一個PLL硬核IP，并將其集成到工程中。如圖8.18所示，在新建的工程中，點擊菜單“ToolsàMegaWizard Plug-In Manager”。

圖8.18MegaWizard菜單

如圖8.19所示，選擇“Creat a new custommegafunction variation”，然后點擊Next。

圖8.19 新建IP核向導

接著選擇我們所需要的IP核，如圖8.20所示進行設置。

●??在“Select a megafunction from the list below”下面選擇IP核為“I/O à ALTPLL”。

●??在“What device family will you be using”后面的下拉欄中選擇我們所使用的器件系列為“Cyclone IV E”。

●??在“What type of output file do you want to create?”下面選擇語言為“Verilog”。

●??在“What name do you want for the output file?”下面輸入工程所在的路徑，并且在最后面加上一個名稱，這個名稱是我們現在正在例化的PLL模塊的名稱，我們可以給他起名叫pll_controller，然后點擊Next進入下一個頁面。這里它所在的路徑，實際上是我們在工程文件夾cy4ex8下面創建的ip_core文件夾和其下的pll文件夾。

圖8.20 選擇ALTPLL為IP核

接著來到了PLL的參數配置頁面，如圖8.21所示進行設置。然后點擊Next進入下一個頁面。

●??在“What device speed grade will you be using?”后面選擇“8”，即我們使用的器件的速度等級。

●??在“What is the frequency of the inclk0 input?”后面選擇“25MHz”，即我們輸入到該PLL的基準時鐘頻率。

圖8.21 PLL的General配置頁面

Input/lock頁面中，如圖8.22所示進行設置，接著點擊Next進入下一個頁面。

●??勾選“Create an ‘areset’ input to asynchronously reset the PLL”，即引出該PLL硬核的’areset’信號，這是該PLL硬核的異步復位信號，高電平有效。

●??勾選“Create ‘locked’ output”，即引出該PLL硬核的’locked’信號，該信號用于指示PLL是否完成內部初始化，已經可以正常輸出了高電平有效。

圖8.22 PLL的input/lock配置頁面

Bandwidth/SS、Clock Switchover和PLLReconfiguration頁面不用設置，默認即可。直接進入OuputClocks頁面，如圖8.23所示，這里有5個可選的時鐘輸出通道，通過勾選對應通道下方的Usethis clock選項開啟對應的時鐘輸出通道。可以在配置頁面中設置輸出時鐘的頻率、相位和占空比。這里是 C0通道的設置。

●??勾選“Use this clock”，表示使用該時鐘輸出信號。

●??輸入“Enter output clock frequency”為“12.5MHz”，表示該通道輸出的時鐘頻率為12.5MHz。

●??輸入“Clock phase shift”為“0 deg”，表示該通道輸出的時鐘相位為0 deg。

●??輸入“Clock duty cycle(%)”為“50.00%”，表示該通道輸出的時鐘占空比為50%。

圖8.23 PLL的clk c0配置頁面

和C0的配置一樣，我們可以分別開啟并且配置C1、C2、C3，這些時鐘雖然這個例程暫時用不上，但是后續的例程將會使用到。

●??C1的時鐘頻率為25MHz，相位為0deg，占空比為50%。

●??C2的時鐘頻率為50MHz，相位為0deg，占空比為50%。

●??C3的時鐘頻率為100MHz，相位為0deg，占空比為50%。

配置完成后，最后在Summary頁面，如圖8.24所示，勾選上*_inst.v文件，這是一個PLL例化的模板文件，一會我們可以在工程目錄下找到這個文件，然后打開它，將它的代碼復制到工程中，修改對應接口即可完成這個IP核的集成。

圖8.24 PLL的Summary配置頁面

點擊Finish完成PLL的配置。工程中若彈出如圖8.25所示的對話框，勾選“Automaticallyadd Quartus II IP Files to all projects”選項后，點擊Yes。

圖8.25 添加IP核文件到工程

此時，我們可以來到pll文件夾下，如圖8.26所示，打開pll_controller_inst.v文件，它是這個PLL IP核的例化模板。

圖8.26 PLL IP核生成文件

pll_controller_inst.v如圖8.27所示。復制文件中的內容，將()內的信號名改為我們連接到這個模塊的接口信號名就可以了。

圖8.27 PLL IP核例化模板