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本文主要闡述內容是基于現場可編程邏輯陣列（FFGA） 對IEEE 802.3100G 以太網PCS （Physical Coding Sublayer） 子層功能的實現。首先介紹了100G 以太網相關內容，著重研究分析了100G 以太網PCS 子層功能和實現的關鍵技術，最后重點闡述了PCS 子層的FPGA 設計和實現、仿真及測試。引入多通道分發（MLD，Multi_lane Distribution）機制，PCS 子層把編碼數據分發到多個邏輯的通道上，這些邏輯通道就稱為虛通道（Virtual Lane），在目前技術和工藝條件下解決適配不同物理通道或光波長的問題，是本文設計實現的核心機制。
通過對擾碼原理的分析，實現了一種任意特征多項式、任意N 位并行自同步擾碼算法，并可演算得到任意特征多項式、任意N 位并行幀同步擾碼算法。該方法采用遞推的方法直接得出N 個時鐘周期后編碼器的狀態值與當前編碼器狀態值之間的邏輯關系。其邏輯運算速度快且實現簡單，十分有利于硬件實現。鑒于以上理論研究了在100G 以太網中640bits 自同步擾碼算法的FPGA 實現。
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