高速PCB電路板的信號完整性設(shè)計

　　摘要： 描述了高速PCB電路板信號完整性設(shè)計方法。 介紹了信號完整性基本理論， 重點討論了如何采用高速PCB設(shè)計方法保證高速數(shù)采模塊的信號完整性，

　　關(guān)鍵詞： 信號完整性; PCB設(shè)計;

　　集成電路芯片構(gòu)成的電子系統(tǒng)朝著大規(guī)模、小體積、高速度方向發(fā)展， 信號的工作頻率也不斷提高， 使得PCB的布局布線密度變大， 輸出開關(guān)速度過高， 引起信號延遲、時序問題及串擾、傳輸線效應(yīng)等信號完整性問題， 從而導(dǎo)致系統(tǒng)工作不穩(wěn)定， 甚至完全不工作。 因此， 如何在系統(tǒng)設(shè)計以及板極設(shè)計中考慮到信號完整性的因素， 并采取有效的控制措施， 成為一個設(shè)計成功的關(guān)鍵因素 。 文中在對信號完整性設(shè)計的基本理論做出一個完整的闡述。

　　1? 信號完整性基本理論

　　1. 1? 信號完整性定義

　　信號完整性（ S igna l Integrity， S I）是指在信號線上的信號質(zhì)量， 是信號在電路中能以正確的時序和電壓做出響應(yīng)的能力。 當電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達IC 時， 該電路就有很好的信號完整性。

　　1. 2? 影響信號完整性的主要因素

　　引起信號完整性問題的因素很多， 主要因素有延遲、反射、串擾、地彈以及電磁干擾。 信號時延主要表現(xiàn)為信號在邏輯電平的高、低門限之間變化時， 保持一段時間信號不跳變。 過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。 信號延時的原因包括驅(qū)動過載和走線過長。 傳輸時延與信號線的長度、信號傳輸速度。

　　反射， 即為傳輸線上的回波。 反射信號產(chǎn)生的主要原因是過長的走線、未被匹配終端的傳輸線、過量電容或電感及阻抗失配。 當一根信號線上有信號通過時， 在PCB 板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號， 這種現(xiàn)象稱之為串擾。 信號線距離地線越近， 線間距越大， 產(chǎn)生的串擾信號越小。 地彈是指當電路中有大的電流涌動時產(chǎn)生的地平面反彈噪聲。 電磁干擾包括產(chǎn)生過量的電磁輻射及對電磁輻射的敏感性兩個方面。 EM I產(chǎn)生的主要原因是電路工作頻率太高及布局、布線不合理。

　　2? 高速數(shù)據(jù)采集系統(tǒng)

　　高速數(shù)據(jù)采集系統(tǒng)原理框圖如圖1所示， 此高速數(shù)據(jù)采集系統(tǒng)體積小巧輕便， 致使電路板布局布線密度高; 系統(tǒng)時鐘運行頻率為100MH z以上， ADC 芯片轉(zhuǎn)換率在125MH z左右， 屬于高速系統(tǒng); 同時系統(tǒng)工作還需多種電源供電， 因此對其分析必須全面考慮信號完整性

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　　圖1? 數(shù)據(jù)采集系統(tǒng)原理框圖