由于目前大部分的數字電路中，要求時序控制時間已達到 psec 的范圍。因此，在這些系統中，各種組件相互鏈接的導體不應再只被看作是一根簡單的導線，而應將視之為呈現了高頻效應的傳輸線。如果這些傳輸線沒有經過合理的設計，而仍然以低頻的角度來看待這些傳輸線，那么它們將破壞訊號的完整性（Signal Integrity；SI），而卻無法分析之。
　　就以計算機內部中央處理器（CPU）的速度來說，目前P4的中央處理器的速度約達到3.0 GHZ左右。試想，如此高速的頻率，相對所產生的傳輸線效應一定更為顯著，因此在設計時就需更加的注意。當電路的處理效能達到高速階段時（所謂高速是以其訊號的上升時間與導線的長度來做判斷），其傳輸線高頻的效應便會呈現出來，開始有了種種電氣特性上的問題，例如：導線上的傳輸延遲、特性阻抗的改變、阻抗不匹配所產生的反射、導線間耦合所產生的串音等等。
　　基于上述的種種傳輸線高頻效應，會破壞數字信號的完整性，使電路產生誤動作，因此在設計電路之前，若能對高速數字電路設計有所了解，便可免除日后Debug的程序，且提高工作效率，相對的也降低了所需的成本，一舉數得。
　　本文將針對高速數字電路設計（High-Speed Digital System Design）中最常見的串音噪聲作一分析與探討。
　　串音機制
　　「串音」常普遍的被考慮其對信號的影響在兩導線之間會有哪些噪聲的干擾，就是指一條導線上的能量耦合到其他導線上。它是由導線上通以信號所引起的電磁場交互作用而產生的；包括芯片（Chip）內部、PCB（Printed Circuit Board）板、鏈接器（Connector）、芯片封裝，以及通信電纜中，都可能出現。而隨著技術的發展，消費者對產品的要求越來越傾向于小而快，在這種情況下，就必須更加注意數字電路系統中的串音現象；因此為了避免和減小這些串音，學習并了解串音的原理和如何在設計中避免這些現象的發生就顯得相當重要。
　　過度的導線耦合，即串音噪聲過大時，將造成不良的影響有：
　　1.改變信號的完整性
　　2.改變傳輸線的時序（timing）
　　3.改變傳輸線的特性阻抗。
　　針對以上所提的串音問題，可以利用SPEED2000或是HSPICE進行時域模擬與分析，觀察其在電路板上的電氣特性行為。
　　圖1.1為兩耦合導線間的等效電路架構，導線1代表干擾線、導線2代表受擾線。在此已考慮了傳輸線效應，所以可用離散模型以一個（ ）LC網絡來描述耦合傳輸線的結構，實際上等效電路應包含R、L、G、C四個組件，但因此處暫不考慮傳輸線損耗的情形下，所以只需考慮L、C兩組件即可。值得注意的地方是整條傳輸線應是由不斷延伸多對的LC網絡所組合而成的，并非只有一段L、C電路（ 此方式有一個要素就是每個LC網絡的導線延遲時間須遠小于信號的波長或是上升時間 ）。由圖可看出兩耦合導線間的等效電路中存在著互感（Lm）、自感（Ls）、互容（CM）與自容（Cs）。
　　
　　圖1.1　耦合導線間的等效電路架構