Cadence 16.6電路設計與仿真從入門到精通

　　內容指南

　　Cadence為挑戰簡短、復雜、高速芯片封裝設計，推出了以Windows XP的操作平臺為主的Cadence SPB 16.6。

　　本章將從Cadence的功能特點及發展歷史講起，介紹Cadence SPB 16.6的安裝、界面、使用環境，以使讀者能對該軟件有一個大致的了解。

　　知識重點

　　· Cadence簡介

　　· Cadence軟件的安裝

　　· Cadence SPB 16.6的啟動

　　1.1 Cadence簡介　方塊

　　Cadence公司在EDA領域處于國際領先地位，旗下PCB設計領域有市面上眾所周知的OrCAD和Allegro SPB兩個品牌，其中OrCAD為20世紀90年代的收購品牌。Allegro SPB為Cadence公司自有品牌，早期版本稱為Allegro PSD。經過10余年的整合，目前Cadence PCB領域仍執行雙品牌戰略，OrCAD覆蓋中低端市場（以極低的價格就可以獲得好用的工具，主要與Protel和Pads競爭），Allegro SPB覆蓋中高端市場（與Mentor和Zuken競爭）。

　　（1）OrCAD涵蓋原理圖工具OrCAD Capture、Capture CIS（含有元件庫管理之功能），原理圖仿真工具PSpice（PSpiceAD、PSpiceAA），PCB Layout工具OrCAD PCB Editor（Allegro L版本，OrCAD原來自有的OrCAD Layout在2008年已經全球范圍停止銷售），信號完整性分析工具OrCAD Signal Explorer（Allegro SI基礎版本）。

　　（2）Allegro SPB涵蓋原理圖工具Design Entry CIS（與OrCAD Capture CIS完全相同）、Design Entry HDL（Cadence舊Concept HDL），原理圖仿真工具Allegro AMS Simulator（即PSpiceAD、PSpiceAA），PCB Layout工具 Allegro PCB Editor（有L、Performance、XL、GXL版本），信號完整性分析工具Allegro PCB SI（有L、Performance、XL、GXL版本）。

　　（3）Cadence 16.6與之前的幾個版本在功能模塊上既有相同的地方，也有不同之處，下面對比圖1-1所示的啟動菜單簡單介紹一下具體功能模塊。

　　· Design Entry CIS：Cadence公司收購的OrCAD公司的舊版本Capture和Capture CIS，是國際上通用的、標準的原理圖輸入工具，設計快捷方便，圖形美觀，與Allegro軟件平臺實現了無縫鏈接。

　　· Design Entry HDL：是舊版本的Concept HDL，提供了基于Design Capture環境的原理圖設計，允許使用表格、原理圖和Verilog HDL進行設計。

　　· Design Entry HDL Rule Checker：檢查Design Entry HDL規則的工具。

　　· Library Explorer：包括Part Developer和Library Explorer兩個功能，進行數字設計庫的管理，可以調用建立Part Developer、PartTable Editor、Design Entry、Packager-XL和Allegro的元件符號和模型的工具。

　　· OrCAD Capture：原理圖設計工具。

　　· OrCAD Capture CIS：原理圖設計工具。

　　· Package Designer：高密度IC封裝設計和分析。

　　· PCB Editor：完整的PCB設計工具。

　　· PCB Router：CCT布線器。

　　· PCB SI：建立數字PCB系統和集成電路封裝設計的集成高速設計和分析環境，可以解決電器性能相關問題，如信號完整形、串擾、電源完整性和EMI。

　　· Physical Viewer：Allegro瀏覽器模塊。

　　· Project Manager：Design Entry HDL的項目管理器。

　　· PSpiceAD：原理圖仿真工具。