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隨著 IC 芯片時鐘信號頻率的增加、信號邊沿的減小，由此帶來的信號完整性問題已經越來越凸顯。PCB 信號完整性問題主要包括由阻抗不匹配引起的信號過沖、相鄰不同網絡之間由于各種耦合產生的信號串擾、有損傳輸線造成的信號邊沿退化等問題。信號完整性問題不僅會造成電路功能錯誤，也會造成各種電磁兼容問題。在高速 PCB 設計過程中，為了能夠使 PCB 一次設計成功的同時又能確保板級輻射發射不超標，板級信號完整性仿真分析已經成為一種重要不可缺少的手段。信號完整性仿真的模型主要有 IBIS 模型、SPICE 模型、VHDL_AMS 模型、 Verilog_AMS 等等。其中 IBIS 模型是 PCB 設計業界中最常用的、最流行的信號完整性仿真模型。板級信號完整性仿真工具有 Mentor Graphics 的 Hyperlynx、 Cadence 公司的 SPECCTRAQuest 等等。下面以 Hyperlynx 為例說明板級信號完整性仿真的方法及具體過程。
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