引言
　　隨著電子技術的應用和發(fā)展，數(shù)字信號處理內容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。
　　模擬信號的輸入經過50Hz陷波電路（濾除工頻干擾）和信號預選頻電路。經過預處理的模擬信號作為ADC的模擬輸入進行A/D變換，最后由DSP實現(xiàn)對數(shù)字信號的濾波處理。將CPLD和DSP技術相結合，利用CPLD編程的靈活性，來控制6路ADC的啟動和停止，簡化了整個硬件電路的設計，達到動態(tài)地選擇采樣通道的目的。同時將DSP處理后的數(shù)據(jù)發(fā)送到PC ，在PC上利用MATLAB和VC等工具對處理后的數(shù)據(jù)進行后端分析。本文主要介紹基于低功耗TMS320VC5502和CPLD的前端數(shù)據(jù)采集和處理系統(tǒng)。
　　ADS7805簡介
　　ADS7805是一款具有16位量化精度的A/D轉換芯片。它的基本組成結構包括16位精度的基于電容網絡的逐次逼近型ADC、采樣保持電路、時鐘、對微處理器的接口和三態(tài)輸出。ADS7805的最高采樣速率為100kHz，模擬信號輸入范圍為-10V~+10V，5V單電源供電，最大耗散功率為100mW。
　　ADS7805為5V單電源供電，輸出的數(shù)據(jù)位為‘1’時，電平值為5V，而DSP芯片的I/O電壓采用的是3.3V邏輯電平，因此，還需要在ADS7805的數(shù)據(jù)輸出端加上電平轉換芯片，設計時選用了74ALVC164245，它可以將5V電平轉換為3.3V，也可以將3.3V轉換為5V。
　　硬件接口電路設計
　　從硬件角度來看，DSP完成濾波運算的核心工作，而整個系統(tǒng)的控制核心是CPLD，DSP對6路A/D采樣的操作是由CPLD產生控制信號，控制著ADS7805的采樣觸發(fā)信號、6個ADC的復用和解復用，以及5V轉3.3V電壓轉換芯片74ALVC164245的選通等。CPLD和DSP的時鐘輸入采用30MHz有源晶振。CPLD、DSP、ADC和電平轉換芯片之間的接口電路如圖1所示。
　　
　　圖1 DSP、CPLD與ADC接口電路圖
　　DSP利用片選信號、地址信號、讀寫使能信號向CPLD發(fā)出指令，CPLD根據(jù)DSP的指令向6個ADS7805發(fā)出控制信號，啟動芯片進行采樣并控制DSP完成對數(shù)據(jù)的讀取。由于ADS7805輸出的數(shù)據(jù)要通過電平轉換芯片，CPLD還需要控制74ALVC164245芯片的選通和轉換，就是圖1中的OE［1:0］信號。因此，DSP必須向CPLD提供的控制信號包括CE2片選信號、ARE讀使能信號和AWE寫使能信號，當DSP讀取A/D轉換數(shù)據(jù)的時候，選通74ALVC164245進行電平轉換，當ADC對模擬信號進行A/D轉換時，不使能164245芯片，以免造成多路數(shù)據(jù)引起的數(shù)據(jù)總線沖突。由于有6個ADS7805，所以至少需要分配3根地址線信號（一般選為最低3位地址線引腳）區(qū)分這6個ADS7805，但3根地址線信號實際上可以用來表示8個地址，剩余的2個地址也可以利用起來，例如，對剩余的2個地址中的一個進行讀操作可以視為DSP發(fā)出命令，用以啟動ADS7805，這樣就可以省去DSP和CPLD之間AWE信號的連接了。CPLD需要提供給ADS7805的信號包括片選信號CS［5:0］和數(shù)據(jù)讀取/啟動轉換信號RC［5:0］，此外，CPLD還要提供電平轉換芯片的片選信號，并且需要接入一個時鐘信號，用來給CPLD提供時序邏輯的同步時鐘信號。
　　CPLD程序設計
　　根據(jù)ADS7805的工作原理和DSP讀寫特性，對CPLD進行編程來實現(xiàn)DSP對6個ADS7805的分時讀取操作以及啟動ADS7805的轉換。
　　整個程序采用Verilog HDL語言設計。為了便于測試，增加了一個FLAG標志信號，當FLAG為低的時候，說明DSP正在讀取ADS7805轉換過的數(shù)據(jù)。當FLAG為高的時候，說明ADS7805正在進行新一輪的轉換。程序設計的重點在于啟動ADS7805的新一輪采樣，而ADS7805啟動采樣需要CS和RC同時為低且保持40ns。當DSP讀完6個ADC的數(shù)據(jù)后就要啟動新一輪采樣。當對第6個ADS7805的讀取操作完成后，F(xiàn)LAG標志位被拉高并利用計數(shù)器進行記時，輸入的時鐘頻率是30MHz。因此需要讓RC［5:0］和CS［5:0］輸出信號至少保持2個時鐘周期的低電平才能成功地啟動下一次A/D轉換。根據(jù)系統(tǒng)的要求，CPLD程序主要分3個always塊。
　　第一個模塊利用DSP的CE2地址空間選擇信號、地址線A［4:2］、ARE讀信號以及定義的3位計數(shù)器cnt［2:0］作為觸發(fā)信號。當CE2和ARE都為低時，根據(jù)DSP的A［4:2］選擇6個中的一個進行讀取，其他5個都被禁止，這時，RC［5:0］應該均為高。如果A［4:2］=000，那么CS［5:0］=111110，開始讀第一個ADS7805的數(shù)據(jù)到DSP。為了防止數(shù)據(jù)丟失，在讀數(shù)據(jù)的時候，RC［5:0］應該始終保持為高，因為如果CS［5:0］和RC［5:0］信號中同一位均保持為低超過40ns，就會啟動一次新的采樣，這樣會造成沒有被讀的ADS7805產生一次新的采樣而丟掉之前轉換的數(shù)據(jù)，對整個系統(tǒng)的結果造成很大的影響。讀完第6個ADC以后，在ARE的上升沿將FLAG標志拉高，這時計數(shù)器開始記數(shù)，根據(jù)記數(shù)器的數(shù)值，當2《cnt［2:0］《6的時候，將RC［5:0］和CS［5:0］同時拉低，這樣有3個時鐘周期的長度大概有100ns，保證了同時為低的時間不小于40ns，啟動新一輪的采樣。第二個always模塊主要實現(xiàn)對FLAG標志位的判斷和設定。當A［4:2］=000時，說明DSP開始讀A/D采樣數(shù)據(jù)，這時FLAG=0。當A［4:2］=101時，說明６個ADS7805數(shù)據(jù)已經被讀完，需要進行新的采樣，這時FALG=1。第三個always模塊主要實現(xiàn)計數(shù)器的設計。記數(shù)時鐘頻率為30MHz。當FLAG為高且cnt［2:0］《7時，開始記數(shù)。當FALG為低時，對計數(shù)器進行復位。