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一 實驗目的
熟悉利用Quartus II 的原理圖輸入方法設計簡單組合電路，掌握層次化設計的方法，并通過一個8位全加器的設計把握利用EDA軟件進行原理圖輸入方式的電子線路設計的詳細流程。
二 實驗原理
一個8位全加器可以由8個一位全加器構成，加法器間的進位可以串行方式實現，即將低位加法器的進位輸出 cout 與相鄰的高位加法器的最低進位輸入信號 cin 相接。而1位全加器可以按照5.4節介紹的方法來完成。
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三 實驗內容
1：完成半加器和全加器的設計，包括原理圖輸入、編譯、綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設計成一個硬件符號入庫。鍵1、鍵2、鍵3（PIO
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