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1。有把。。。\coregen\mem_interface_top_withtb\rtl里所有文件加到新工程里嗎？
2。有把。。。\coregen\mem_interface_top_withtb\sim里所有文件加到新工程里嗎？
3。有把'board_file' 改成頂層模塊的名字嗎？
4。由認真看readme文本里的最后一段嗎？
Notes : To run simulations for different data widths and configurations, users should modify the test bench files
with right memory models and design files. User should modify the sys_clk_in and sys_clk_in_L frequency in test bench according to the frequency selected for the design.
這涉及到你用mig生成的核是針對什么型號的DDR的，數據和地址位寬，工作頻率等相關參數。
然后根據這些到ddr_parameters.v文件里看看你用到的那段的相關參數（被注釋掉地就不管了）和你ddrdatasheet提供的參數要求是不是相符
2。有把。。。\coregen\mem_interface_top_withtb\sim里所有文件加到新工程里嗎？
3。有把'board_file' 改成頂層模塊的名字嗎？
4。由認真看readme文本里的最后一段嗎？
Notes : To run simulations for different data widths and configurations, users should modify the test bench files
with right memory models and design files. User should modify the sys_clk_in and sys_clk_in_L frequency in test bench according to the frequency selected for the design.
這涉及到你用mig生成的核是針對什么型號的DDR的，數據和地址位寬，工作頻率等相關參數。
然后根據這些到ddr_parameters.v文件里看看你用到的那段的相關參數（被注釋掉地就不管了）和你ddrdatasheet提供的參數要求是不是相符
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