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在Cadence Allegro/OrCAD PCB SI中，我們可以方便地提取PCB上的傳輸線及過(guò)孔的模型進(jìn)入到Cadence SigXplorer中，即可清晰明了地看到各段傳輸線的特征阻抗等參數(shù)。但是，整個(gè)傳輸通道中，并不是所有部分都提供了.brd或.mcm這些Cadence所支持的電路板或襯底設(shè)計(jì)文件，例如，連接器廠商針對(duì)高速接插件通常會(huì)提供S參數(shù)或Spice模型，我們并不能夠直接從這些模型中直接看出其阻抗特性，也就不能直觀的了解這部分傳輸通路是否會(huì)因?yàn)樽杩共贿B續(xù)而引起信號(hào)的反射。這時(shí)，我們可以執(zhí)行TDR仿真，即針對(duì)這部分電路或整個(gè)傳輸通道搭建一個(gè)TDR（Time Domain Refletometer，時(shí)域反射儀）環(huán)境，然后添加一個(gè)極短上升時(shí)間（一般100ps以?xún)?nèi)）、輸出阻抗為定值（一般是單邊50ohm和差分100ohm）的激勵(lì)，測(cè)量輸出端口的電壓曲線，并可分析得出待測(cè)電路（DUT）的阻抗特性。 ?Cadence Allegro/OrCAD PCB SI和業(yè)界多數(shù)SI仿真工具一樣，都支持TDR仿真，我們可以在SigXplorer中仿真分析待測(cè)電路的阻抗特性。
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