詳細介紹了verilog語言，很容易看懂，并配有示例

一、什么是Verilog HDL

Verilog HDL是一種用于數(shù)字邏輯電路設計的硬件描述語言（Hradware Description Language ），可以用來進行數(shù)字電路的仿真驗證、時序分析、邏輯綜合。

用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。

Verilog HDL 既是一種行為描述語言也是一種結(jié)構描述語言。

既可以用電路的功能描述，也可以用元器件及其之間的連接來建立Verilog HDL模型。

二、Verilog HDL的發(fā)展歷史

1983年，由GDA（GateWay Design Automation）公司的Phil Moorby首創(chuàng)；

1989年，Cadence公司收購了GDA公司；

1990年， Cadence公司公開發(fā)表Verilog HDL；

1995年，IEEE制定并公開發(fā)表Verilog HDL1364-1995標準；

1999年，模擬和數(shù)字電路都適用的Verilog標準公開發(fā)表

三、不同層次的Verilog HDL抽象

Verilog HDL模型可以是實際電路的不同級別的抽象。抽象級別可分為五級：

系統(tǒng)級（system level）： 用高級語言結(jié)構實現(xiàn)的設計模塊外部性能的模型；

算法級（algorithmic level）： 用高級語言結(jié)構實現(xiàn)的設計算法模型；

RTL級（register transfer level）： 描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型；

門級（gate level）： 描述邏輯門（如與門、非門、或門、與非門、三態(tài)門等）以及邏輯門之間連接的模型；

開關級（switch level）： 描述器件中三極管和儲存節(jié)點及其之間連接的模型。

四、Verilog HDL的特點

語法結(jié)構上的主要特點：

形式化地表示電路的行為和結(jié)構；

借用C語言的結(jié)構和語句；

可在多個層次上對所設計的系統(tǒng)加以描述，語言對設計規(guī)模不加任何限制；

具有混合建模能力：一個設計中的各子模塊可用不同級別的抽象模型來描述；

基本邏輯門、開關級結(jié)構模型均內(nèi)置于語言中，可直接調(diào)用；

易創(chuàng)建用戶定義原語（UDP，User Designed Primitive） 。

易學易用，功能強