TIVA TM4用戶手冊(cè)

Cortex-M4F 處理器 ARM? Cortex?-M4F 處理器提供了一個(gè)高性能、低成本的平臺(tái)，可滿足系統(tǒng)對(duì)降低存儲(chǔ)需求、簡(jiǎn)化管腳數(shù)以及降低功耗三方面的要求，與此同時(shí)，它還提供出色的計(jì)算性能和優(yōu)越的系統(tǒng)中斷響應(yīng)能力。特性包括：

■ 32 位 ARM? Cortex?-M4F 架構(gòu)針對(duì)小封裝嵌入式應(yīng)用進(jìn)行了優(yōu)化

■ 80-MHz 運(yùn)行速度；100 DMIPS 性能

■ 優(yōu)越的處理性能和更快的中斷處理。

■ 混合 16 位/32 位的 Thumb-2 指令集提供與 32 位 ARM 內(nèi)核所期望的高性能而采用了更緊湊的內(nèi)存大小，而這通常在 8 位和 16 位設(shè)備相關(guān)的存儲(chǔ)容量中，特別是在微控制器級(jí)應(yīng)用的幾千字節(jié)存儲(chǔ)中。 – 單周期乘法指令和硬件除法器 – 精確的位操作（bit-banding），不僅最大限度的利用了存儲(chǔ)器空間而且還改良了對(duì)外設(shè)的控制 – 非對(duì)齊式數(shù)據(jù)訪問，使數(shù)據(jù)能夠更為有效的安置到存儲(chǔ)器中

■ 符合 IEEE754 的單精度浮點(diǎn)單元 （FPU）

■ 16 位 SIMD 矢量處理單元

■ 快速代碼執(zhí)行允許更低的處理器時(shí)鐘和增加休眠模式時(shí)間

■ Harvard 結(jié)構(gòu) - 將數(shù)據(jù)和指令所使用的總線進(jìn)行了分離

■ 高效的處理器內(nèi)核，系統(tǒng)和存儲(chǔ)器

■ 硬件除法和以快速數(shù)字信號(hào)處理為導(dǎo)向的乘加

■ 采用飽和算法處理信號(hào)

■ 對(duì)時(shí)間苛刻的應(yīng)用提供可確定的， 高性能的中斷處理

■ 存儲(chǔ)器保護(hù)單元為操作系統(tǒng)機(jī)能提供特權(quán)操作模式

■ 增強(qiáng)的系統(tǒng)調(diào)試提供全方位的斷點(diǎn)和跟蹤能力

■ 串行線調(diào)試和串行線跟蹤減少調(diào)試和跟蹤過程中需求的管腳數(shù)

■ 從 ARM7? 處理器系列中移植過來，以獲得更好的性能和電源效率

■ 針對(duì)高達(dá)指定頻率的單周期 Flash 存儲(chǔ)器使用情況而設(shè)計(jì)。詳見 “內(nèi)部存儲(chǔ)器”（445頁(yè)）。

■ 集成多種休眠模式，更低功耗然后 Tiva? C 系列 微控制器基于此內(nèi)核之上，提供了高性能的 32 位運(yùn)算能力本章提供關(guān)于 Tiva? C 系列 Cortex-M4F 處理器的執(zhí)行信息，包括編程模塊、存儲(chǔ)器模塊、異常模塊、故障處理和電源管理。關(guān)于指令集的技術(shù)細(xì)節(jié)，請(qǐng)參考“ ARM? Cortex?-M4 Devices Generic User Guide（文獻(xiàn)編號(hào) ARM DUI 0553A）”中的 Cortex?-M4 指令集章節(jié)。

2.1 結(jié)構(gòu)框圖 Cortex-M4F 處理器基于高性能的處理器內(nèi)核，采用三級(jí)流水線的哈佛架構(gòu)，是滿足嵌入式應(yīng)用的理想的處理器。該處理器帶有高效的指令集和特別優(yōu)化的設(shè)計(jì)，具有優(yōu)異的能耗效率，并提供符合 IEEE754 的單精度浮點(diǎn)型計(jì)算單元、一系列單周期和 SIMD 乘法器和乘加功能，以及專用的硬件除法器等高端處理硬件。為促進(jìn)成本敏感型設(shè)備的設(shè)計(jì)，Cortex-M4F 處理器采用了緊耦合的系統(tǒng)部件以降低處理器尺寸，同時(shí)顯著提高了中斷處理能力和系統(tǒng)調(diào)試能力。Cortex-M4F 處理器采用了基于 Thumb-2 技術(shù)的 Thumb? 指令集，確保高代碼密度和降低程序存儲(chǔ)需求。Cortex-M4F 采用現(xiàn)代 32 位架構(gòu)和 8 位、 16 位微處理器的高密度指令集，因而性能優(yōu)異。 Cortex-M4F 處理器高度集成了嵌入式中斷控制器 （NVIC），可達(dá)到業(yè)界領(lǐng)先的中斷性能。 TM4C123FH6PM NVIC 包括一個(gè)不可屏蔽中斷 （NMI），并提供 8 個(gè)中斷優(yōu)先級(jí)。緊密集成的處理器內(nèi)核和NVIC提供快速的中斷服務(wù)程序和顯著的降低了中斷延遲。硬件入棧和停止多步裝載和存儲(chǔ)操作進(jìn)一步降低了中斷延遲。中斷處理不需要任何的匯編從何減少了ISR的代碼開銷。尾鏈優(yōu)化同樣顯著地降低了ISR切換時(shí)的開銷。為優(yōu)化低功耗設(shè)計(jì)，NVIC集成了睡眠模式，包括深度睡眠模式，該模式可使整個(gè)芯片迅速地降低功耗。

圖 2-1. CPU 結(jié)構(gòu)圖