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Verilog語言要素:3.1?? 標識符?14
3.2?? 注釋?14
3.3?? 格式?14
3.4?? 系統任務和函數?15
3.5?? 編譯指令?15
3.5.1?? `define和`undef?15
3.5.2?? `ifdef、`else 和`endif?16
3.5.3?? `default_nettype?16
3.5.4?? `include?16
3.5.5?? `resetall?16
3.5.6?? `timescale?16
3.5.7?? `unconnected_drive和
?????????? `nounconnected_drive?18
3.5.8?? `celldefine 和 `endcelldefine?18
3.6?? 值集合?18
3.6.1?? 整型數?18
3.6.2?? 實數?19
3.6.3?? 字符串?20
3.7?? 數據類型?20
3.7.1?? 線網類型?20
3.7.2?? 未說明的線網?23
3.7.3?? 向量和標量線網?23
3.7.4?? 寄存器類型?23
3.8?? 參數?26
3.2?? 注釋?14
3.3?? 格式?14
3.4?? 系統任務和函數?15
3.5?? 編譯指令?15
3.5.1?? `define和`undef?15
3.5.2?? `ifdef、`else 和`endif?16
3.5.3?? `default_nettype?16
3.5.4?? `include?16
3.5.5?? `resetall?16
3.5.6?? `timescale?16
3.5.7?? `unconnected_drive和
?????????? `nounconnected_drive?18
3.5.8?? `celldefine 和 `endcelldefine?18
3.6?? 值集合?18
3.6.1?? 整型數?18
3.6.2?? 實數?19
3.6.3?? 字符串?20
3.7?? 數據類型?20
3.7.1?? 線網類型?20
3.7.2?? 未說明的線網?23
3.7.3?? 向量和標量線網?23
3.7.4?? 寄存器類型?23
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