采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件
狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog HDL語言的優(yōu)越性.
關(guān)鍵詞Verilog HDL FPGA EDA
在近年來，隨著微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化)行業(yè)帶來
了巨大的變化。特別是進(jìn)入20 世紀(jì)90 年代后，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA 和嵌入系統(tǒng)的多種模式。可以說EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。EDA 能蓬勃發(fā)展的關(guān)鍵技術(shù)之一就是采用了硬件描述語言(HDL)描述電路系統(tǒng),這也是計(jì)算機(jī)應(yīng)用的一次重大突破,硬件描述語言的出現(xiàn)使電子系統(tǒng)的設(shè)計(jì)可以象編C 程序一樣簡(jiǎn)單易學(xué),從而讓軟件工程人員很容易了解硬件的設(shè)計(jì)。
對(duì)于 FPGA 和CPLD 開發(fā)而言，比較流行的HDL 主要有Verilog HDL、VHDL、
ABEL-HDL 和 AHDL 等，其中VHDL 和Verilog HDL 因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為IEEE 標(biāo)準(zhǔn)。但與VHDL 相比Verilog HDL 有個(gè)最大的優(yōu)點(diǎn)是：它是一種非常容易掌握的硬件描述語言，只要有C 語言的編程基礎(chǔ)，一般經(jīng)過2 到3 個(gè)月的認(rèn)真學(xué)習(xí)和實(shí)際操作就能掌握這種設(shè)計(jì)技術(shù)。并且完成同一功能它的程序條數(shù)一般僅為VHDL 的1/3。