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在SAR 圖像中檢測(cè)艦船本身或其尾跡時(shí)，往往運(yùn)算量非常大，為了滿足未來業(yè)務(wù)
化操作中高速和實(shí)時(shí)性的要求，本文提出了一種基于FPGA 的硬件實(shí)現(xiàn)方法，提出了應(yīng)
用VHDL 在ALTERA StratixII ep2s30 芯片上實(shí)現(xiàn)檢測(cè)中復(fù)雜的并行運(yùn)算。內(nèi)容包括軟件
仿真和硬件實(shí)現(xiàn)。
關(guān)鍵詞：FPGA、VHDL、雙參檢測(cè)
由于 SAR 圖像檢測(cè)算法的復(fù)雜度往往很高，需要大量的乘－加操作甚至是乘－累加操
作，因此在軟件上進(jìn)行處理很難達(dá)到高速甚至實(shí)時(shí)。在硬件上實(shí)現(xiàn)SAR 圖像檢測(cè)算法已成為一個(gè)很迫切的工作。
本文針對(duì)有效的艦船擾動(dòng)檢測(cè)方法——峰--斜雙參檢測(cè)法，詳細(xì)描述了其軟件仿真和硬
件實(shí)現(xiàn)的方法，并在后面給出了實(shí)際結(jié)果和精度分析。文中提出的VLSI 架構(gòu)，其結(jié)構(gòu)復(fù)雜度低，并行處理能力強(qiáng)，適合在軟硬件上繼續(xù)擴(kuò)展以組建業(yè)務(wù)化的SAR 水上運(yùn)動(dòng)目標(biāo)成像檢測(cè)系統(tǒng)。
化操作中高速和實(shí)時(shí)性的要求，本文提出了一種基于FPGA 的硬件實(shí)現(xiàn)方法，提出了應(yīng)
用VHDL 在ALTERA StratixII ep2s30 芯片上實(shí)現(xiàn)檢測(cè)中復(fù)雜的并行運(yùn)算。內(nèi)容包括軟件
仿真和硬件實(shí)現(xiàn)。
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由于 SAR 圖像檢測(cè)算法的復(fù)雜度往往很高，需要大量的乘－加操作甚至是乘－累加操
作，因此在軟件上進(jìn)行處理很難達(dá)到高速甚至實(shí)時(shí)。在硬件上實(shí)現(xiàn)SAR 圖像檢測(cè)算法已成為一個(gè)很迫切的工作。
本文針對(duì)有效的艦船擾動(dòng)檢測(cè)方法——峰--斜雙參檢測(cè)法，詳細(xì)描述了其軟件仿真和硬
件實(shí)現(xiàn)的方法，并在后面給出了實(shí)際結(jié)果和精度分析。文中提出的VLSI 架構(gòu)，其結(jié)構(gòu)復(fù)雜度低，并行處理能力強(qiáng)，適合在軟硬件上繼續(xù)擴(kuò)展以組建業(yè)務(wù)化的SAR 水上運(yùn)動(dòng)目標(biāo)成像檢測(cè)系統(tǒng)。
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