Verilog-HDL實踐與應用系統(tǒng)設計本書從實用的角度介紹了硬件描述語言Verilog-HDL。通過動手實踐,體驗Verilog-HDL的語法結構、功能等內涵。在前五章,以簡單的實例列舉了Verilog-HDL的用法;在后四章,以應用系統(tǒng)為例詳細講解了系統(tǒng)設計的全過程。書中的全部例子都給出了仿真結果,其源代碼都在本書所附的CD-ROM中,并均經(jīng)過驗證無誤。
     本書的前半部分特別適合于初學者,也可作為工程技術人員的參考內容。后半部分很適合工程開發(fā)和研究人員參考。本書除了介紹Verilog-HDL外,還涉及到VB編程、VC++和DLL的開發(fā)等知識,以及接口等領域的問題,書中都進行了詳盡的講解。
第1章 硬件描述語言
1.1 什么是硬件描述語言HDL1
1.2 基本邏輯電路的HDL1
1.2.1 與門邏輯電路的描述1
1.2.2 與非門邏輯電路的描述4
1.2.3 非門邏輯電路的描述5
1.2.4 或門邏輯電路的描述6
1.2.5 或非門邏輯電路的描述6
1.2.6 緩沖器邏輯電路的描述7
1.3 邏輯仿真7
1.3.1 頂層模塊的編寫8
1.3.2 寄存器定義8
1.3.3 線網(wǎng)定義8
1.3.4 底層模塊的調用9
1.3.5 輸入信號波形的描述9
1.3.6 二與門邏輯電路的仿真結果10
第2章 仿真器的獲取. 安裝及運行
2.1 如何得到ISE WebPACK ModelSim XE仿真器 11
2.2 通過網(wǎng)站下載和安裝ISE WebPACK ModelSim XE仿真器11
2.3 建立一個新的工程文件20
2.4 一個最簡單的仿真實例21
第3章 組合邏輯電路
3.1 數(shù)據(jù)選擇器31
3.1.121 數(shù)據(jù)選擇器的描述31
3.1.2 真值表和邏輯表達式31
3.1.321 數(shù)據(jù)選擇器的VerilogHDL描述32
3.1.441 數(shù)據(jù)選擇器的邏輯電路33
3.1.541 數(shù)據(jù)選擇器的VerilogHDL描述33
3.1.6 條件操作符的使用方法34
3.1.7 數(shù)據(jù)選擇器的行為描述方式35
3.1.8 case語句的使用方法36
3.1.9 if_else語句的使用方法37
3.1.10 function函數(shù)38
3.1.11 用于仿真的頂層模塊38
3.1.12 數(shù)據(jù)選擇器的仿真結果39
3.2 數(shù)據(jù)比較器41
3.2.1 最簡單的數(shù)據(jù)判斷方法41
3.2.22 位數(shù)據(jù)比較器41
3.2.32 位數(shù)據(jù)比較器的VerilogHDL描述42
3.2.4 數(shù)據(jù)比較器的數(shù)據(jù)寬度擴展45
3.2.5 全比較器的VerilogHDL描述47
3.3 編碼器49
3.3.1 二進制編碼器49
3.3.2 二進制編碼器的VerilogHDL描述50
3.4 譯碼器52
3.4.1 BCD碼譯碼器52
3.4.2 非完全描述的邏輯函數(shù)和邏輯表達式的簡化53
3.4.3 BCD碼譯碼器的VerilogHDL描述55
3.4.4 BCD碼譯碼器的仿真結果56
第4章 觸發(fā)器
4.1 異步RS觸發(fā)器57
4.1.1 異步RS觸發(fā)器的邏輯符號57
4.1.2 異步RS觸發(fā)器的VerilogHDL描述57
4.1.3 異步RS觸發(fā)器的仿真結果59
4.1.4 always塊語句59
4.2 同步RS觸發(fā)器60
4.2.1 同步RS觸發(fā)器的邏輯符號60
4.2.2 同步RS觸發(fā)器的VerilogHDL描述61
4.2.3 同步RS觸發(fā)器的仿真結果62
4.3 異步T觸發(fā)器62
4.3.1 異步T觸發(fā)器的邏輯符號62
4.3.2 異步T觸發(fā)器的VerilogHDL描述63
4.3.3 異步T觸發(fā)器的仿真結果64
4.4 同步T觸發(fā)器64
4.4.1 同步T觸發(fā)器的邏輯符號64
4.4.2 同步T觸發(fā)器的VerilogHDL描述65
4.4. 3 同步T觸發(fā)器的仿真結果66
4.5 同步D觸發(fā)器66
4.5.1 同步D觸發(fā)器的邏輯符號66
4.5.2 同步D觸發(fā)器的VerilogHDL描述67
4.5.3 同步D觸發(fā)器的仿真結果68
4.6 帶有復位端的同步D觸發(fā)器68
4.6.1 帶有復位端的同步D觸發(fā)器的邏輯符號68
4.6.2 帶有復位端的同步D觸發(fā)器的VerilogHDL描述69
4.6.3 帶有復位端的同步D觸發(fā)器的仿真結果70
4.7 同步JK觸發(fā)器70
4.7.1 同步JK觸發(fā)器的邏輯符號70
4.7.2 同步JK觸發(fā)器的VerilogHDL描述72
4.7.3 同步JK觸發(fā)器的仿真結果73
第5章 時序邏輯電路
5.1 寄存器74
5.1.1 寄存器的組成原理74
5.1.2 寄存器的VerilogHDL描述75
5.1.3 寄存器的仿真結果76
5.2 移位寄存器77
5.2.1 串行輸入并行輸出移位寄存器的組成77
5.2.2 并行輸入串行輸出移位寄存器的組成78
5.2.3 移位寄存器的VerilogHDL描述79
5.2.4 移位寄存器的仿真結果81
5.3 計數(shù)器82
5.3.1 二進制非同步計數(shù)器82
5.3.2 四進制非同步計數(shù)器82
5.3.3 下降沿觸發(fā)型的計數(shù)器及2N進制非同步計數(shù)器的組成84
5.3.4 非同步計數(shù)器的VerilogHDL描述85
5.3.5 多層次結構的VerilogHDL設計87
5.3.6 非同步計數(shù)器的仿真結果88
5.3.7 同步計數(shù)器89
5.3.8 同步計數(shù)器的VerilogHDL描述90
5.3.9 同步任意進制計數(shù)器的VerilogHDL描述91
5.3.10 同步計數(shù)器的仿真結果92
第6章 基于VerilogHDL的硬件電路的實現(xiàn)
6.1 硬件系統(tǒng)設計到實現(xiàn)的基本流程95
6.2 下載電纜的制作97
6.2.1 Xilinx下載電纜的連接方法97
6.2.2 下載接口電路的組成97
6.2.3 制作中需要注意的事項99
6.3 JTAG標準99
6.3.1 何為JTAG99
6.3.2 JTAG的信號線及功能100
6.4 Xilinx公司的CPLD100
6.4.1 何為CPLD100
6.4.2 XC9500系列101
6.5 WebPACK Project Navigator 的使用方法103
6.5.1 如何將仿真與硬件聯(lián)系起來103
6.5.2 WebPACK Project Navigator編譯實例103
6.5.3 編譯結果的報告114
第7章 應用系統(tǒng)設計實例(多功能測試器)
7.1 多功能測試器的制作116
7.1.1 在硬件開發(fā)中提出的問題116
7.1.2 多功能測試器的設計思想117
7.1.3 硬件電路的組成118
7.2 100 MHz計數(shù)器的制作及其在超聲波測量中的應用121
7.3 可編程單脈沖發(fā)生器124
7.3.1 由系統(tǒng)功能描述時序關系125
7.3.2 流程圖的設計126
7.3.3 系統(tǒng)功能的描述127
7.3.4 邏輯框圖128
7.3.5 延時模塊的描述及仿真128
7.3.6 功能模塊VerilogHDL描述的模塊化方法132
7.3.7 輸入檢測模塊的描述及仿真133
7.3.8 計數(shù)模塊的描述136
7.3.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真137
7.4 可編程單脈沖發(fā)生器的硬件實測141
第8章 應用系統(tǒng)設計實例 直接數(shù)字頻率合成器
8.1 直接數(shù)字頻率合成器DDS143
8.2 數(shù)字式波形生成的基礎知識143
8.2.1 存儲器與波形數(shù)據(jù)143
8.2.2 波形發(fā)生器的系統(tǒng)組成144
8.2.3 采用DDS方式的波形發(fā)生器144
8.2.4 DDS設計中的參數(shù)選擇146
8.3 基于XC9572的DDS設計147
8.3.1 基于XC9572的DDS147
8.3.2 加法器的VerilogHDL描述149
8.3.3 DDS的VerilogHDL描述155
8.3.4 DDS的仿真結果158
8.3.5 目標文件的下載與硬件調試160
8.3.6 基于VB的波形數(shù)據(jù)生成方法161
第9章 Verilog HDL的系統(tǒng)設計實例 并行接口電路
9.1 打印口數(shù)據(jù)傳送接口電路的設計165
9.1.1 打印口接口電路的應用問題165
9.1.2 微機打印口的基本結構165
9.1.3 打印口的數(shù)據(jù)格式166
9.2 基于打印口的數(shù)據(jù)傳送167
9.2.1 用打印口實現(xiàn)數(shù)據(jù)傳送的基本方案167
9.2.2 并行接口電路的系統(tǒng)組成167
9.2.3 時序設計方法171
9.2.4 代碼分配時應考慮的問題173
9.3 數(shù)據(jù)傳送電路的VerilogHDL描述174
9.3.1 譯碼器的VerilogHDL描述174
9.3.2 并行接口電路的VerilogHDL描述174
9.3.3 與8255有數(shù)據(jù)交換情況下的仿真方法176
9.3.4 并行接口電路讀寫操作的仿真結果178
9.4 系統(tǒng)調試方法181
9.4.1 印刷電路板及其連接電纜181
9.4.2 并行接口板的安裝及系統(tǒng)調試技術182
9.4.3 并行接口板與微機間的通信184
9.4.4 DLL庫的生成方法188