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發(fā)視頻利用FPGA延時(shí)鏈實(shí)現(xiàn)鑒相器時(shí)鐘數(shù)據(jù)恢復(fù)
2011-03-15 |
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資料介紹
為利用簡(jiǎn)單的線纜收發(fā)器，實(shí)現(xiàn)中等數(shù)據(jù)率的串行數(shù)據(jù)傳輸，提出了一種基于電荷泵式PLL的時(shí)鐘數(shù)據(jù)恢復(fù)的方法。鑒相器由FPGA實(shí)現(xiàn)，用固定延時(shí)單元構(gòu)成一條等間隔的延時(shí)鏈，將輸入信號(hào)經(jīng)過每級(jí)延時(shí)單元后的多個(gè)輸出用本地的VCO時(shí)鐘鎖存，輸入信號(hào)的沿變?cè)谘訒r(shí)鏈上所處位置的不同反應(yīng)了輸入信號(hào)與VCO時(shí)鐘的相差。根據(jù)相差通過對(duì)電荷泵的充放電，改變VCO的控制電壓，調(diào)整VCO時(shí)鐘的頻率及相位，使其與輸入信號(hào)鎖定。環(huán)路濾波器采用無源阻容濾波器，其參數(shù)由延時(shí)鏈以及VCO的參數(shù)計(jì)算得到。經(jīng)過實(shí)驗(yàn)測(cè)試，在進(jìn)行64Mbps的串行數(shù)據(jù)傳輸時(shí)，成功恢復(fù)出時(shí)鐘數(shù)據(jù)，抖動(dòng)為200ps以下。
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