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一種在FPGA上實(shí)現(xiàn)的FIR濾波器的資源優(yōu)化算法

2015-08-24 | pdf | 1036KB | 次下載 | 免費(fèi)

資料介紹

本文提出了一種基于RAG算法的FIR濾波器,與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比,RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu),減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積,提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述,并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。
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