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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>基于verilog的秒脈沖程序設計

基于verilog的秒脈沖程序設計

2017-05-08 | exe | 92KB | 次下載 | 1積分

資料介紹

使用BASYS2開發板基于verilog的秒脈沖程序設計

  erilog 脈沖發生器程序

    /*************************************************************************************** 實現功能簡述

  本模塊主要功能是產生一個確定時鐘周期長度(最長為256個時鐘周期)的脈沖信號,可以自己設定脈沖長度,輸出的脈沖信號與時鐘上升沿同步 脈沖寬度 = pulsewide + 1 時鐘周期;

  輸入一個啟動信號后,可以產生一個固定時鐘周期長度的脈沖信號,與啟動信號的長短無關!脈沖寬度可調!

  1、可以調整輸出脈沖寬度

  2、只要輸入一個啟動信號,不論啟動信號寬度——需要能夠觸發設計,就輸出脈沖 3、再輸出一個完整的脈沖過程中,不論輸入多少個啟動信號,都只會輸出一個脈沖 4、不論啟動脈沖的寬度多大,輸出的脈沖寬度恒定

  +++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++

  ***************************************************************************************/

  module confirmpulse ( clk, reset, start, pulse, pulsewide );

  input clk, reset, start; input [7:0] pulsewide; output pulse;

  reg pulse;

  reg counten; reg [7:0] count;

  //計數器啟動標記,表示一次延時計數開始 always @ ( posedge clk ) begin

  if ( reset == ‘b0 ) counten 《= ’b0; else begin

  if ( start == ‘b1 ) counten 《= ’b1;

  else if ( start == ‘b0 && count 》 pulsewide ) counten 《= ’b0; end

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