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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的數(shù)字鐘的設(shè)計(jì)

基于CPLD的數(shù)字鐘的設(shè)計(jì)

2017-12-05 | rar | 0.1 MB | 次下載 | 免費(fèi)

資料介紹

  在同一CPLD芯片上集成了如下電路模塊:

  1、時(shí)鐘計(jì)數(shù):秒……60進(jìn)制BCD碼計(jì)數(shù)。

  分……60進(jìn)制BCD碼計(jì)數(shù)。

  時(shí)……24進(jìn)制BCD碼計(jì)數(shù)。

  同時(shí)整個(gè)計(jì)數(shù)器有清零、調(diào)時(shí)、調(diào)分功能。在接近整數(shù)時(shí)能提供報(bào)時(shí)信號(hào)

  2、具有驅(qū)動(dòng)8位8段共陰極掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和8段字形譯碼輸出。編碼和掃描可參考“實(shí)驗(yàn)四”。

  3、揚(yáng)聲器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生(響聲持續(xù)多長(zhǎng)時(shí)間?)。

  4、LED燈按個(gè)人口味在整點(diǎn)時(shí)有花樣顯示信號(hào)產(chǎn)生。

  實(shí)驗(yàn)內(nèi)容及步驟

  1、根據(jù)電路特點(diǎn),可在教師指導(dǎo)下用層次設(shè)計(jì)概念。將此設(shè)計(jì)任務(wù)分成若干模塊,規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個(gè)學(xué)生分做和調(diào)試其中之一,然后再將各模塊和起來(lái)聯(lián)試。以培養(yǎng)學(xué)生之間的合作精神,同時(shí)加深層次化設(shè)計(jì)概念。

  2、了解軟件的元件管理深層含義,以及模塊元件之間的連接概念,對(duì)于不同目錄下的同一設(shè)計(jì),如何熔合。

  原理圖 如圖9-1所示(模塊化設(shè)計(jì))

基于CPLD的數(shù)字鐘的設(shè)計(jì)

  模塊說(shuō)明

  各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊(10進(jìn)制、六進(jìn)制、24進(jìn)制);

  掃描分時(shí)顯示,譯碼模塊;

  彩燈,揚(yáng)聲器編碼模塊;

  各模塊都是AHDL語(yǔ)言編寫(xiě)。

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