FPGA在系統中表現出的特性是由芯片制造的半導體工藝決定的，當然它們之間的關系比較復雜。過去，在每一節點會改進工藝的各個方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝。現在，情況已不再如此。
　　取而代之的是，當今的可編程邏輯供應商必須研究各種工藝選擇，才能滿足采用FPGA的設計的各類需求。本文將介紹三類工藝特性，它們與現代FPGA內部結構的聯系，以及FPGA對采用了這些工藝的系統的影響。其中將特別介紹圍繞名為FinFET的晶體管加速應用的革命性變革，Altera怎樣采用獨特的FinFET工藝，特別是Intel的14nm三柵極工藝進一步提高FPGA密度、性能和功效，而這是平面FET技術發展根本無法實現的。
　　工藝特性
　　對于IC設計人員，有三類由工藝決定的特性，這些特性一起體現了工藝。它們是特征層距、晶體管行為和可用性。
　　層距是指成品IC類似特性之間的最小間隔，有助于確定管芯尺寸和容量，還能夠間接地決定電路速率和功耗。管芯的每一特征層——晶體管、本地互聯、接觸，以及連續的上面金屬層，都有自己的層距。由工藝工程師根據光刻極限和其他工藝約束、成本以及工藝設計人員認為客戶會怎樣使用工藝來選擇這些不同層的間距。這些層距相互作用，決定了某一類電路中晶體管的實際密度。
　　讓我們從底層開始。在某一電路中封裝多少晶體管大致取決于兩個問題：晶體管能夠靠得多近，互聯之間有多大的間距才能滿足它們的連接要求。兩者都會帶來限制，這取決于電路設計和布局。當然，晶體管能夠封裝的距離有多近取決于其大小和形狀。
　　從本地互聯、接觸層往上，越到上面的金屬層堆疊（圖1），層距就越會急劇增大。一般而言，本地互聯和下面金屬層連接附近的晶體管，決定了標準單元或者SRAM等仔細封裝的結構的密度。上面的金屬層連接電路，最終將功能模塊連接起來，實現總線連線，分配電源和時鐘連接。上層的數量和層距對于芯片設計人員而言也非常重要，這是因為它們決定了芯片不同部分之間連接的帶寬和功耗。
　　
　　圖1.堆疊越高，金屬層距越大，如這一傳統的Altera CPLD所示。
　　晶體管特性
　　最簡單的情況是，數字設計人員對于其晶體管只關心三方面：它們有多大、晶體管開關能有多快、它們的功耗有多大。多年來，這三方面互相協調發展的非常好：每一新工藝節點的晶體管尺寸都在減小，開關更快，功耗更低。
　　但在最近的工藝代，隨著晶體管尺寸的減小，功耗分成了兩個不同的部分：由開關活動造成的動態功耗，以及晶體管無法關斷的電流所消耗的泄漏功耗。速度和動態功耗一直是相關的，在每一新工藝節點，速度逐漸提高，開關功耗慢慢下降，而靜態功耗在每一新節點都在增大。現在，如果希望晶體管非常快地進行開關，那么，它會泄漏。如果希望降低泄漏電流，晶體管的速度就會變慢。相應地在芯片級，某些28nm SoC，一半的功耗都是靜態泄漏功耗。
　　工藝和電路設計人員對此進行了反擊。工藝工程師為芯片設計人員提供了具有不同速度和泄漏電流的各類晶體管。電路設計人員仔細地選擇了晶體管，考慮了它們的關斷時鐘能力和供電電壓，以便有效的管理功耗。這些創新使得設計人員能夠開發基于單元的數字模塊，同時具有較好的峰值性能和較低的泄漏。