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按照之前的步驟建立一個工程，然后分別建立兩個 Verilog 文件，分別命名為 PWM，PWMCore，并將以下代碼分別復制到 PWM.v 和 PWMCore.v 文件中。
然后將頁面切換到 PWMCore.v 文件上面，利用 quartus ii 的生成例化工具生成例化文件。如圖，點擊生成 Verilog 語言的例化代碼（注意這里也可以生成 VHDL 語言的例化文件和基于原理圖的例化文件）。如果沒有錯誤的話出現生成成功的對話框。生成的例化文件命名規則是在原有的文件名_inst，本例中的是 PWMCore_inst.v。打開文件，將例化接口復制并粘貼到 PWM.v 文件中，并進行接口的連接（注意名字的大小寫和數據寬度）。
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