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發(fā)視頻在寫(xiě)Verilog時(shí)對(duì)時(shí)序約束的四大步驟的詳細(xì)資料說(shuō)明
2019-08-30 |
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資料介紹
本文檔的主要內(nèi)容詳細(xì)介紹的是在寫(xiě)Verilog時(shí)對(duì)時(shí)序約束的四大步驟的詳細(xì)資料說(shuō)明。
時(shí)許約束四大步驟
一、 時(shí)鐘
二、 Input delays
三、 Output delays
四、 時(shí)序例外
下面進(jìn)行分開(kāi)講解
一、時(shí)鐘：
1、輸入時(shí)鐘
A、輸入管腳是CLK（即直接輸入）
B、輸入管腳是差分模式
C、GT或恢復(fù)的時(shí)鐘
2、PLL等衍生時(shí)鐘
3、自己分頻的時(shí)鐘
二、input delay
1、系統(tǒng)同步（整個(gè)板子上的時(shí)鐘都是共用一個(gè)的，包括上游器件和FPGA的時(shí)鐘都是共用一個(gè)時(shí)鐘，即要保證器件和FPGA的時(shí)鐘保持同步，這是比較老的用法）
2、源同步（時(shí)鐘和數(shù)據(jù)一起送到FPGA上來(lái)）
A、SDR
1）方法一：參考數(shù)據(jù)手冊(cè)
2）方法二：示波器測(cè)量
B、DDR
1）方法一：中心對(duì)齊（示波器測(cè)量）
2）方法二：邊沿對(duì)齊（示波器測(cè)量）
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