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Verilog中常用到的基礎知識
一、Assign（連續賦值語句）：對信號的命名或定義。
二、N’bxxxxx:N代表幾根線，b是二進制（八進制o，十進制d，十六進制h）
三、Wire、parameter和reg：定義信號，在always模塊里只能用reg定義，其他的如assign、例化模塊的輸出信號用wire。Parameter用于定義常數。
Wire用于連續賦值語句，reg用于過程賦值語句，輸入輸出端用wire賦值（直通的，輸入值變化、輸出也跟著立刻變化），寄存器用reg賦值（需要觸發才能進行相應語句的執行）。
四、位選、reg［2：0］a表示a有三根線 reg［n:0］a表示a有n跟線
A［n］表示a的第n跟線
data［cnt］《=0：將0賦值給data中的第cnt跟線
五、data《=din［cnt］：將din中的第cnt跟線的值賦值給data
六、位拼接：data《={data［n-1:0］，data［n］} data［n:0］《= {data［n-1:0］，data［n］}
七、例化：就是將模塊與模塊之間連接起來
Always語句塊：構成時序電路的關鍵詞， always語句由于其不斷重復執行的特性，只有和一定的時序控制結合在一起才有用
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