本文敘述了FPGA的亞穩(wěn)定性，敘述了它是如何發(fā)生的，是如何導致設(shè)計失效的。文中說明了如何計算亞穩(wěn)定性能的MTBF值，并解釋了器件和設(shè)計性能的變化將會如何影響該值

　　引言：亞穩(wěn)定性（ Metastability）是數(shù)字設(shè)備（含F(xiàn)PGA）中導致系統(tǒng)失效的一種現(xiàn)象，當信號在非相關(guān)時鐘域或異步時鐘域之間傳輸時發(fā)生。本文敘述FPGA中的亞穩(wěn)定性，討論了它如何發(fā)生，如何導致系統(tǒng)失效

　　數(shù)字電路的設(shè)計者通過對兩次失效之間間隔的平均值（MTBF）進行計算，得到亞穩(wěn)定性定量描述，從而指示設(shè)計者采取適當?shù)姆椒ㄒ詼p少發(fā)生失效的可能性（幾率）。本文講解了如何根據(jù)不同的器件和設(shè)計參數(shù)計算MTBF，解釋了FPGA廠商和FPGA設(shè)計者兩方面是如改善MTBF的。設(shè)計者運用相關(guān)的設(shè)計技術(shù)和優(yōu)化方案，減少亞穩(wěn)定失效的幾率，使得系統(tǒng)的可靠性得以提高

　　何為亞穩(wěn)定性（ Metastability）

　　數(shù)字器件（例如FPGA）中所有的寄存器都具有所設(shè)定的時序要求。根據(jù)該要求，每一個寄存器都可以正確地捕獲它輸入端口的數(shù)據(jù)，并激勵輸出信號至它的輸出端口。為了保證這種操作的可靠，寄存器的輸入信號必須在時鐘沿之前的最小時間段保持穩(wěn)定（寄存器建立時間），以及在時鐘沿之后的最小時間段保持穩(wěn)定（寄存器保持時間t）。然后在特定的時鐘輸出延遲（t）之后，寄存器產(chǎn)生有效的輸出。如果某個信號的傳輸違背了上述建立時間ts和保持時間th的要求，該寄存器就有可能進入亞穩(wěn)態(tài)。發(fā)生亞穩(wěn)態(tài)時（某些時鐘周期），寄存器的輸出值會漂浮在高電平（高狀態(tài)）和低電平（低狀態(tài)）之間，這也就意味著指定的輸出高狀態(tài)和輸出低狀態(tài)會在t。之后再度被延遲在同步系統(tǒng)中，輸入信號總是滿足寄存器的時序要求（設(shè)計必須），所以亞穩(wěn)態(tài)不會發(fā)生通常，若在無關(guān)時鐘域電路或異步時鐘域電路之間發(fā)生信號傳輸，亞穩(wěn)態(tài)問題將會發(fā)生。此時，設(shè)計者不能保證這些信號能符合ts和th，這是因為這些信號可能在相對于目標域時鐘的任何時刻到達。而這些信號中的任何一個若發(fā)生ts和t時序違規(guī)，將導致一次亞穩(wěn)態(tài)輸出。寄存器或者不符合時序要求進入亞穩(wěn)態(tài)，或者符合時序要求回到穩(wěn)態(tài)，這兩種可能性兼而有之，而它們很大程度上取決于FPGA器件的制造工藝技術(shù)，以及運行時的條件。大多數(shù)情況下，寄存器將快速地返回到指定的穩(wěn)定狀態(tài)。