Verilog是一種流行的硬件描述語言，他是由工業界開發的，1984年，Verilog作為一種私用的硬件描述語言，由Gateway Design Automation公司給出，1988年，Synopsis公司為Verilog開發了綜合工具。1995年，Verilog成為IEEE的一個標準。Verilog 適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述。

　　Verilog的語法是基于C語言的。由于是基于C語言，所以它更容易掌握。本設計中采用Verilog語言進行設計。

　　設計工具簡介

　　本次設計是基于Altera公司的QuartusII軟件。

　　Quartus II 是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

　　QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設計的復雜性，加快設計速度。QuartusII平臺支持一個工作組環境下的設計要求，其中包括支持基于Internet的協作設計。此外，QuartusII通過和DSP Builder工具與Matlab/SIMULINK相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統開發，集系統級設計、嵌入式軟件設計、可編程邏輯設計于一體，是一種綜性的開發平臺。

　　3、簡易函數發生器

　　簡易函數（波形）信號發生器能產生某些特定的周期性時間函數波形（正弦波、方波、三角波、鋸齒波和階梯波等）信號，頻率范圍可從幾個微赫到幾十兆赫函數信號發生器在電路實驗和設備檢測中具有十分廣泛的用途。而因此電子專業的學生，對函數信號發生器的設計，仿真，制作已成為最基本的一種技能，也是一個很好的鍛煉機會，是一種綜合能力的鍛煉，它涉及基本的電路原理知識，仿真軟件的使用，以及電路的搭建，既考驗基礎知識的掌握，又鍛練動手能力。

　　實驗功能

　　基本要求：運用DE2上的DAC實現方波、鋸齒波信號發生器功能。方波頻率、占空比可設置。鋸齒波信號頻率、幅度可調。

　　在完成基本要求的基礎上，可進一步增加功能、提高性能。