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FPGA時(shí)序分析之靜態(tài)分析基礎(chǔ)的詳細(xì)資料說(shuō)明

2021-01-08 | rar | 1.36 MB | 次下載 | 免費(fèi)

資料介紹

  靜態(tài)時(shí)序分析(SAT)

  靜態(tài)時(shí)序分析的前提就是設(shè)計(jì)者先提出要求,然后時(shí)序分析工具才會(huì)根據(jù)特定的時(shí)序模型進(jìn)行分析,給出正確是時(shí)序報(bào)告。

  進(jìn)行靜態(tài)時(shí)序分析,主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對(duì)很多數(shù)字電路設(shè)計(jì)來(lái)說(shuō),提高工作頻率非常重要,因?yàn)楦吖ぷ黝l率意味著高處理能力。通過(guò)附加約束可以控制邏輯的綜合、映射、布局和布線,以減小邏輯和布線延時(shí),從而提高工作頻率。

  相關(guān)參數(shù)分析

  建立和保持時(shí)間

  如下圖所示,建立時(shí)間就是時(shí)鐘有效沿到來(lái)之前數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間;

  保持時(shí)間就是時(shí)鐘有效沿到來(lái)之后數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間;

  (數(shù)據(jù)輸出延時(shí))(觸發(fā)器從時(shí)鐘有效,數(shù)據(jù)從輸入到達(dá)輸出的時(shí)間)和緩沖延時(shí)

  是指時(shí)鐘觸發(fā)開(kāi)始到有效數(shù)據(jù)輸出的器件內(nèi)部所有延時(shí)的總和。或簡(jiǎn)單地說(shuō):在時(shí)鐘有效后,D的數(shù)據(jù)并不能立即傳到Q端,這段等待的時(shí)間就是觸發(fā)器的時(shí)鐘到輸出時(shí)間。

  (這個(gè)時(shí)間指的是當(dāng)時(shí)鐘有效沿變化后,數(shù)據(jù)從輸入端到輸出端的最小時(shí)間間隔。)

  而緩沖延時(shí)是指信號(hào)經(jīng)過(guò)緩沖器到達(dá)有效的電壓輸出所需要的時(shí)間。

  二者之間有所區(qū)別:

  除了包含緩沖延時(shí),還包括邏輯延時(shí)。

  如下圖:給出確定的方法,zai在輸出緩沖的末端直接相連一個(gè)測(cè)量負(fù)載,最常見(jiàn)的是50歐姆的電阻或30pF的電容,然后測(cè)量負(fù)載上的信號(hào)電壓到達(dá)一定電平所需要的時(shí)間,這個(gè)電平稱為測(cè)量電壓(Vms),一般是信號(hào)高電平的一半。

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