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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA實(shí)現(xiàn)高吞吐量低存儲(chǔ)量的LDPC碼譯碼器

      如何使用FPGA實(shí)現(xiàn)高吞吐量低存儲(chǔ)量的LDPC碼譯碼器

      2021-02-03 | rar | 0.45 MB | 次下載 | 免費(fèi)

      資料介紹

      　　針對(duì)一類規(guī)則（r，c）-LDPC（low-density parity check）碼，提出了一種基于Turbo譯碼算法的高吞吐量存儲(chǔ)器效率譯碼器。與傳統(tǒng)的和積譯碼算法相比，Turbo譯碼算法對(duì)多個(gè)分組進(jìn)行并行譯碼，每個(gè)分組采用并行結(jié)構(gòu)進(jìn)行譯碼，具有更快的收斂速度和更少的存儲(chǔ)空間。為了對(duì)一個(gè)具有并行結(jié)構(gòu)的數(shù)據(jù)包進(jìn)行解碼，首先將LDC碼分為若干個(gè)超碼。然后用并行BCJR算法對(duì)每個(gè)超碼進(jìn)行解碼。為了進(jìn)一步簡化算法的內(nèi)部結(jié)構(gòu)和復(fù)雜度，提出了一種改進(jìn)的陪集算法。基于Altera Stratix EP1S25 FPGA器件，開發(fā)了一種包含15個(gè)并行譯碼器的FPGA芯片，用于長度為1600的規(guī)則（r，c）-LDPC碼，可并行解碼3個(gè)數(shù)據(jù)包，通過20次解碼迭代可達(dá)到50Mbit/s的吞吐量。

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