可合成Verilog是Verilog HDL［9］的一個子集，它位于當前合成工具（RTL和行為）的領域內。本文檔指定了Verilog的一個子集V0.1。該子集旨在作為思想快速原型化的工具。

　　開發所有可綜合Verilog的語義所選擇的方法是從過于簡單的{V0{開始，然后在簡單的語義中斷時使其更加復雜。這樣可以避免不必要的復雜性。計劃對越來越大的子集（V1、V2等）進行重新排序，這些子集將收斂到劍橋VFE project2中使用的Verilog版本。

　　不同的工具對Verilog有不同的解釋：像Cadence的verilogxl這樣的行業標準模擬器是基于事件調度的。合成器和周期模擬器基于不太詳細的時鐘寄存器傳輸級（RTL）語義。

　　有必要為Verilog提供一個明確的語義，為確定行為原型與綜合邏輯之間的等價性提供依據。Verilog的正常語義是基于事件的，即電線和寄存器中值的變化。這種事件策略可以精確地建模詳細的異步行為，但粒度非常小，不容易支持形式化驗證。大多數實用的形式化方法（如模型檢驗和定理證明）都是以系統的執行軌跡來描述系統的，它們是狀態序列（或樹）。可以將模擬語義描述為“面向邊”，將跟蹤語義描述為“面向級別”。這兩個視圖之間的關系是通過在模擬周期中累積更改（事件）來獲得在周期結束時保持的狀態。

　　在模擬時間的連續時刻，模擬周期靜止到的狀態序列將被稱為模擬跟蹤語義或僅僅是跟蹤語義。如果存在競態條件，則給定狀態可能存在多個可能的后繼狀態，因此需要一棵樹來準確描述事件語義（即分支時間）。然而，標準硬件合成方法創建了確定性時序機，其執行可以用線性描述蹤跡。因此，這里提供給Verilog的跟蹤語義將由序列而不是樹組成。我們的部分目標是提供足夠的語法條件來保證線性跟蹤語義與事件語義等價。滿足這些條件的Verilog合成的硬件將模擬源代碼。

　　跟蹤語義與事件（模擬）語義（即模擬時間）具有相同的時間標度，但在單個模擬周期（增量時間）內從單個事件中抽象出來。時鐘順序系統也可以更抽象地根據連續過程中寄存器中的狀態序列來查看時鐘周期。這種觀點將被稱為時鐘周期語義或僅僅是周期語義。3如果只考慮鎖存在時鐘邊緣的狀態，某些類型的硬件（例如透明電平敏感鎖存器）的近似性相當差，因此最好使用跟蹤語義來實現這些硬件之間的等價性。