64位乘法器設計實驗是我在科大的第一個課程設計，verilog程序的熟練掌握對于微電子專業的學生來講是非常必要的，對于此次設計我也花費了很長時間。

　　本設計分為3個部分，即控制和（1）狀態選擇部分，（2）乘法器部分，（3）加法器部分。 以下我將按此順序進行說明。需要指出的是，在實際設計中的順序恰好是顛倒的，這與設計思路有關，在剛開始的時候由于對整體沒有一個很好的把握就先選擇最簡單的一部分幾加法器開始入手，然后就是乘法器，最后作樂一個狀態控制電路將兩部分聯系起來。

　　狀態選擇部分設計：

　　本電路狀態選擇部分設計比較簡單，只有一個控制信號sel來控制電路的工作狀態，我選定的狀態是：sel為00的時候做加法，sel為01時做減法，sel為10時做乘法。從節省功耗的角度出發，當電路處于加法狀態的時候，乘法器最好是能夠不工作，反之也一樣在乘法器工作時要求加法器也處于不工作狀態。我在設計中在兩個電路塊的輸入上都加了一個二選一開關，使不處于工作狀態的電路塊的輸入始終為0，可是使電路減少由動態翻轉產生的功耗。

　　加法器的設計：

　　為了能更好地掌握加法器的設計過程，本部分采用門級描述語言，本加法器采用流水線的設計方案。實際上該部分是不需要流水，因為乘法器是本電路的關鍵路徑，即使乘法器采用流水線的設計方案延遲也肯定比加法器要大。為了能夠掌握流水線設計，加法器也采用了流水線來實現。加法器的整體結構見附圖（1），有超前進位產生電路，和超前進位電路來實現。

　　超前進位產生電路是對兩個64位輸入按位進行異或和與從而產生超前進位電路的輸入信號P，Q。 教材上在此處也產生了部分和結果S，但我認為在此處產生結果不妥，因為要產生部分和結果必須有上一級的進位信號，對于本加法器進位信號將在下一步才產生。所以我將作后結果的產生放在了最后一拍來完成將P與產生的進位信號按位異或即可得到最后結果。但要注意P與進位信號CP產生的時間是不一致的，所以P信號要送到寄存器中等待一拍。以與CP信號保持時序上的一致。

　　毋庸置疑64位加法器的設計肯定要采用超前進位電路來實現。考慮到一般的與門或或門的扇入不大于4的原則，我對超前進位電路采取每4組一個超前進位塊，同時分層超前進位來實現。這樣做的好處是能降低每個超前進位塊的設計復雜程度，實現電路在性能和復雜性之間的一個優化。電路超前進位部分的總體結構見附圖（2）。超前進位按設計要求是產生除最高進位之外的所有進位信號。同時最高位的進位信號是由一個額外的組合電路來實現。

　　CP［63］=G［63］|（P［63］ & G［62］）|（P［63］ & P［62］ & G［61］）|（P［63］&P［62］&P［61］&G［60］）|（P［63］&P［62］&P［61］&P［60］&G［59］）;

　　在所有進位信號產生之后加法器的輸出就是：

　　sum［64:0］《={CP［63］，（P_sec［63:0］^{CP［62:0］，sel［0］}）};

　　sel［0］下面將對此做出解釋。我設定sel信號為01時做減法，sel為00時做加法。減法電路設計比較簡單只要在sel為0是將輸入信號Y取反再加1即可。為了減法不增加額外的開銷，我將sel［0］作為加法器的最低位進位信號，這樣就可以解決加1的問題。需要注意的是減法器的最高位不是進位信號，而是借位信號。為1表明輸入X小于Y。