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      電子發燒友網>電子資料下載>模擬數字>應用于14bitSARADC的高精度比較器的設計

      應用于14bitSARADC的高精度比較器的設計

      2015-07-25 | pdf | 394KB | 次下載 | 3積分

      資料介紹

      基于預防大鎖存理論, 設計了一款帶有三級前置運算放大器和 latch 再生電路的高精度比較器.為了實現 高精度, 采用了輸入失調儲存(IOS)和輸出失調儲存(OOS)級聯的消失調方法, 有效降低了比較器的輸入失調電 壓.傳統的比較器動態失調測試方法非常耗時, 為此采用新的帶負反饋網絡的動態失調測試電路, 從而大大提高了 比較器的設計和仿真效率.Hhnec CZ6H(0 .35 μm)工藝下, 仿真表明, 比較器能夠分辨的最小信號為 33 .2 μV , 滿 足 14 bit SAR ADC 對比較器的性能要求。
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