場可編程門陣列(FPGA)與模數轉換器(ADC)輸出的接口是一項常見的工程設計挑戰。本文簡要介紹各種接口協議和標準，并提供有關在高速數據轉換器實現方案中使用LVDS的應用訣竅和技巧。 接口方式和標準 現場可編程門陣列(FPGA)與模數轉換器(ADC)數字數據輸出的接口是一項常見的工程設計挑戰。此外，ADC使用多種多樣的數字數據樣式和標準，使這項挑戰更加復雜。對于通常在200 MHz以下的低速數據接口，單倍數據速率(SDR) CMOS非常普遍：發送器在一個時鐘沿傳送數據，接收器在另一個時鐘沿接收數據。這種方式可確保數據有充足的時間完成建立，然后由接收器采樣。在雙倍數據速率(DDR) CMOS中，發送器在每一個時鐘沿都會傳送數據。因此，在相同的時間內，它傳輸的數據量是SDR的兩倍。然而，接收器正確采樣的時序更加復雜。 并行低壓差分信號(LVDS)是高速數據轉換器的常見標準。它采用差分信號，每一位均有P線和N線；在最新的FPGA中，其速度可達DDR 1.6 Gbps或800 MHz。并行LVDS的功耗低于CMOS，但所需的線數則是CMOS的兩倍，因而布線可能比較困難。 LVDS常常用在具有“源同步”時鐘系統的數據轉換器中，不過這并不是LVDS標準的一部分。在這種設置中，時鐘與數據同相，并且與數據一同發送。這樣，接收器就能使用該時鐘更輕松地捕捉數據，因為它現在知道數據傳輸何時發生。 FPGA邏輯的速度一般跟不上高速轉換器的總線速度，因此大多數FPGA具有串行器/解串器(SERDES)模塊，用以將轉換器端的快速、窄帶串行接口轉換為FPGA端的慢速、寬帶并行接口。針對總線中的每個數據位，此模塊輸出2、4或8位，但以?、?或1/8的時鐘速率輸出，從而有效地將數據解串。數據由FPGA內部的寬總線處理，其速度遠低于連接到轉換器的窄總線。 LVDS信號標準也用于串行鏈路，大部分是用在高速ADC上。當引腳數量比接口速度更重要時，通常使用串行LVDS。常常使用兩個時鐘：數據速率時鐘和幀時鐘。并行LVDS部分提到的所有考慮同樣適用于串行LVDS。并行LVDS不過是由多條串行LVDS線組成。 I2C使用兩條線：時鐘和數據。它支持總線上的大量器件，而無需額外的引腳。I2C相對較慢，考慮協議開銷，速度為400 kHz至1 MHz。它通常用在慢速、小尺寸器件上。I2C也常常用作控制接口或數據接口。 SPI使用3到4條線： 時鐘 數據輸入和數據輸出(4線)，或者雙向數據輸入/數據輸出(3線) 片選(每個非主機器件使用一條線) 可用片選線有多少，SPI就能支持多少器件。它的速度可達約100 MHz，通常用作控制接口和數據接口。 串行PORT (SPORT)是一種基于CMOS的雙向接口，每個方向使用一個或兩個數據引腳。對于非%8分辨率，其可調字長能夠提高效率。SPORT支持時域復用(TDM)，通常用在音頻/媒體轉換器和高通道數轉換器上。它提供每引腳約100 MHz的性能。 Blackn處理器支持SPORT，FPGA上可直接實現SPORT。SPORT一般僅用于數據傳輸，但也可以插入控制字符。