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具有較高時鐘率和速度的高速DSP系統設計正在變得日益復雜。結果，增加了噪聲源數。現在，高端DSP的時鐘率（1GHz）和速度（500MHZ）產生可觀的諧波，這些是由于PCB線跡的作用如同天線所致。由此引起的噪聲使音頻、視頻、圖像和通信功能降低并對達到FCC/CE商標認證造成問題。為了降低電源噪聲，對于高速DSP系統設計人員來講，識別和找出可能的噪聲原因以及采用良好的高速設計實踐是關鍵。本文說明交擾、鎖相環（PLL）、去耦/體電容器在降低噪聲中的重要性。
降低交擾
交擾是一個重要的噪聲源。在高速系統中，信號地通路依賴于工作頻率。對于低速信號（《10MHZ），電流經過最小電阻地通路（最短通路）返回到源。
在10MHZ以上，情況就不同。經電流最小電感地通路返回。重要的是返回信號以電流分布傳播（圖1），這意味著相鄰信號的返回通路可能容易重疊，導致交擾。
降低交擾的技術有：線跡間距加大，增加地線，降低諧波分量和線跡端接技術。
在高速DSP系統中，加倍信號間的線跡間距，可降低環路重疊，使交擾降低4倍。對于差分信號（Earthnet或USB），建議間距所產生的信號對應具有所需的匹配阻抗。另外，關鍵信號（即時鐘）應屏蔽，路由信號在電源和地平板之間的內層，或把一個地平板放置在關鍵信號下面層上。
在再制板上加信號線時，應包括一個并聯地線。這可能提供高速電流返回通路并在電流環路中產生最小面積。這個附加的通路，確保返回電流不產生大的環路和拾取噪聲。
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