摘要：在這個三年計劃中，我們將開發一個高性能低耗能之嵌入式數字訊號處理核心以供通訊及消費電子領域之信息家電器使用。我們的目標是設計一顆每秒10億運算以上，而耗電在500mW以下的數字訊號處理器。本計劃共有清大資工系三位教授參與：(1)林永隆負責指令集定義，芯片實作以及DSP硅智產的發展；(2)李政昆負責設計3C整合運算所需的DSP Compiler及其程序發展支持環境；(3)黃婷婷負責針對設計一高效能、低功率之可程序DSP處理器時，相關之低功率設計方法的探討。

在子計劃一中我們設計一個以精簡指令集計算機架構(RISC-based)為基礎的數字訊號處理核心(DSP Core)。設計重點在于提供高運算能力和提升程序代碼密度。為了提供高運算能力，我們的設計可以在同一頻率執行兩個指令，并且包括最多八個運算元。另外一方面，我們設計一套高程序碼密度的指令集，同時我們將高度相關的數個指令結合為單一指令，以此來提升程式碼密度。

在子計劃二中我們針對高效能DSP編譯器以及DSP程序代碼產生器之最佳化技術這兩大部分進行研究，目的在于發展一套DSP編譯器能產生高效能低耗電的程序代碼?？傮w來說，我們已經對高效率低耗能DSP設計及相關編譯器議題得到部分相當有效且先進的技術與經驗，由一些初期實驗的測試，得知我們研究的方法及結果確實對增進3C DSP相關設計的高效能及低耗能有所幫助。我們已將相關研究成果發表于國外學術研討會議上。根據以上這些成果，我們將可以對往后的研究進行更進一步地了解與改良。

子計劃三著重在DSP處理器之低功率設計方法的探討，今年我們提出instruction buffering的架構，使得當程序執行到回路（loop）的部分時能較為省電。我們的實驗結果顯示在instruction fetch及instruction decode階段中，我們提出的方法比傳統不包含instruction buffer技術的電路節省高達60%的功率消耗；此外，若考慮instruction buffer技術以及僅處理最內圈loop的架構下，也將能節省高達40%的功率消耗。