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《UVM實(shí)戰(zhàn)》主要介紹UVM的使用。全書詳盡介紹了UVM的factory機(jī)制、sequence機(jī)制、phase機(jī)制、objection機(jī)制及寄存器模型等的使用。此外，本書還試圖引導(dǎo)讀者思考UVM為什么要引入這些機(jī)制，從而使讀者知其然，更知其所以然。本書以一個(gè)完整的示例開篇，使得讀者一開始就對(duì)如何使用UVM搭建驗(yàn)證平臺(tái)有總體的概念。針對(duì)沒有面向?qū)ο?a href='http://www.xsypw.cn/v/tag/1315/' target='_blank' class='arckwlink_none'>編程基礎(chǔ)的用戶，本書在附錄中簡要介紹了面向?qū)ο蟮母拍罴癝ystemVerilog中區(qū)別于其他編程語言的一些特殊語法。
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uvm實(shí)戰(zhàn)內(nèi)容介紹
第1章介紹了“UVM是什么”和“學(xué)了UVM之后能做什么”；
第2章以一個(gè)簡單的UVM驗(yàn)證平臺(tái)為例，提綱挈領(lǐng)的介紹了UVM的各個(gè)組成部分和對(duì)應(yīng)的原理；
第3章到第10章再深入闡明UVM的各個(gè)組件和機(jī)理；
第11章和附件分別對(duì)“OVM到UVM的遷徙”和“SystemVerilog”做了簡介。
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